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[参考译文] ADS8167：SPI 时序图中的数据表差异(修订版 D (2024年6月)与修订版 C (2019年10月)。

admin
Guru**** 1812430 points
Other Parts Discussed in Thread: ADS8167
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1395301/ads8167-datasheet-discrepancy-rev-d-jun-2024-vs-rev-c-oct-2019-in-spi-timing-diagram

器件型号：ADS8167
Thread 中讨论的其他器件： ADS8166

工具与软件：

我刚刚注意到有一个较新的 ADS8167数据表(版本 D、2024年6月)。  

我将它与 Rev C (2019年10月)进行了比较、以防万一。 我们根据版本 C 数据表设计了电路板。

我可以看到较新版本具有更好的文档结构、但我 还注意到 SPI 时序已发生更改(例如、图6-21 (新版本 D)与图53 (旧版本 C)。)

哪一个是正确的？  尽管较新的时序图看起来更干净、更大、但我认为旧的可能是正确的、而新的可能没有意义、因为我看不到如何在没有任何 SCLK 边沿的情况下引入 MSB。  您能解释一下吗？

PS：我想上传这两个 TI 数据表(修订版 C 和修订版 D)、但是这篇文章似乎不支持我这么做。。。 //哦、只需将文件拖动到编辑区域。  让我们开始吧。

e2e.ti.com/.../ads8166_5F00_8167_5F00_8168_5F00_SAR_5F00_ADC_5F00_8_2D00_chan_5F00_16_2D00_bit_5F00_250ksps_5F00_500ksps_5F00_1Msps_5F00_SPI_5F00_32_2D00_VFQFN_5F00_SBAS817C_5F00_nov2019_5F00_ti_5F00_p97_5F00_.pdfe2e.ti.com/.../ads8166_5F00_8167_5F00_8168_5F00_adc_5F00_16_2D00_bit_5F00_1Msps_5F00_500ksps_5F00_250ksps_5F00_8_2D00_chan_5F00_SAR_5F00_SBAS817D_5F00_jun2024_5F00_ti_5F00_p86_5F00_.pdf

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    TI__Guru**** 1812430 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Ben、您好！

    欢迎来到 TI E2E 社区。

    ADS816x 与所有 SPI 模式兼容、但运行方式略有不同。  在 SPI 模式00的情况下、MSB 在/CS 下降沿启动(正常行为)、但其余位在 SCLK 上升沿启动(典型工作是在 SCLK 下降沿启动其余位)。  在这两种情况下、您都在上升沿捕获数据。

    ADS816x 规定了2.5ns 的保持时间、该时间与大多数处理器兼容(许多处理器不需要任何保持时间或0ns 的保持时间)。

    新版本 D 数据表尝试显示 ADS816x 的实际行为。   

    SPI 模式00：

    在/CS 下降沿启动 MSB (红色)(正常 SPI 行为)

    所有其他位都在 SCLK 的上升沿启动(红色)(提前启动数据、正常的 SPI 行为将在 SCLK 下降沿启动数据)

    主机控制器上的 MISO 应在 SCLK 的上升沿捕获数据(蓝色)(正常 SPI 行为)

    ADS816x 提前启动数据1/2时钟边沿以支持更高的 SCLK 频率；传播延迟高达19ns。  如果 SCLK 启动沿是下降沿、则最大 SLCK 频率将限制为大约25MHz、但由于 ADS816x 在 SCLK 上升沿启动(主机控制器在 SCLK 上升沿捕获 )、因此传播延迟几乎与 SCLK 周期相同、该周期随后支持高达50MHz 的 SCLK 频率)。

    我认为两款产品说明书都正确、但可能会让人困惑、因为由于早期1/2时钟启动的数据导致 ADS816x 的行为不像标准 SPI。

    此致、
    Keith Nicholas
    精密 ADC 应用

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    TI__Guru**** 1812430 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Keith：

    感谢您对器件 SPI 接口1/2早期时钟问题的快速响应和说明。

    昨天发布了一个问题后、我发现修订版 D 数据表在图5-1和图5-2 (均在第11页)中添加了几个新的时序图、这些图未包含在修订版 C 数据表中。

    可能在试图解释 或强调早期1/2时钟问题时、Rev D 的图6-21和6-22 (均位于第37页)更改了 Rev C 的图53和54 (均位于第40页)。  我想,他们看起来不同,两个都不是正确的,同时。

    在任何情况下、我都将根据您对早期1/2时钟问题的建议以及图5-1和5-2中的新时序图来设计 ADS8167所需的 SPI。

    此致、

    e2e.ti.com/.../ADS8167_5F00_revD_5F00_timing_5F00_on_5F00_page11_5F00_2024_5F00_08_5F00_02_5F00_.pdf