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[参考译文] DAC39RF10-SP:PLL、串行器/解串器错误

Guru**** 2386620 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1407511/dac39rf10-sp-pll-serdes-error

器件型号:DAC39RF10-SP

工具与软件:

您好!

存在 PLL 锁定问题和 JESD 问题。

您能否指导客户如何调试此问题? 如何解决该问题?

上电序列后、以下是寄存器状态。

为了解决该问题、修改了 FPGA JES204B TX IP 设置和时钟、但不更改 DAC 时钟。

最后状态如下所示。

nSYNC 引脚为高电平且没有同步请求。

由于 PLL 解锁、它似乎不适用于串行器/解锁。

谢谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    嗨、David、  

    您能否提供以下详细信息?

    1.提供给 DAC 的时钟。  

    2.他们正在尝试使用的 JMODE 是什么?

    3. DAC 的插值设置?

    谢谢

    Matt