[参考译文] ADS127L11：DRDY 引脚未变为低电平

您好 Iouri：

您是否查看过多个板/ADS127L11？  如果有多个板、是在所有板上发生还是仅在单个板上发生？

出于调试目的、复位后、请勿写入寄存器并将 START 引脚持续保持为高电平、以查看 DRDY 引脚是否开始切换(应为400kHz)。  如果没有、则说明器件存在问题。   

1.6V 的 CAPA 电压是正确的、CAPD 电压应接近1.25V、而不是1.6V。  CAPA 或 CAPD 上的最大电压为1.65V；意外地将这些引脚中的任何一个短接至 AVDD (5V)或 IOVDD (3.3V)电源电压将损坏器件。  

此致、
Keith Nicholas
精密 ADC 应用

尊敬的 Keith：

比您的答复要多。 如果我 在不发送任何 SPI 配置数据的情况下保持 START "高电平"、我将获得400KHZ 的 DRDY 信号。

还重新检查了 CAPA (引脚2) 1.62V CAPD (引脚18) 1.31V。 ADC 是否正常运行、

我还附加了 SPI 配置数据传输的屏幕截图、请参阅下文。

请在方便时尽早告知。  

谢谢！

Iouri

您好 Iouri：

好消息是、ADC 在上电后能够正常工作。

查看您的时序波形、您使用的是错误的 SPI 模式。  SCLK 必须空闲为低电平、而不是高电平。  在/CS 的下降沿、SCLK 应为低电平。  SCLK 的第一个上升沿将在 SDO 引脚上启动 MSB、SCLK 的下一个下降沿将捕获 SDI 线上的 MSB。

请更改 SPI 模式；我认为这样会有所帮助。   

由于宽带滤波器 OSR32和标准25.6MHz 外部时钟使用默认寄存器设置、因此数据速率(和/DRDY 频率)应恰好为400kHz 或64个 CLK 周期。  使用同步模式时、周期必须等于64个 CLK 周期、或64个 CLK 周期的任何整数倍、否则滤波器将复位。  如果是这种情况、/DRDY 应以400kHz 的频率持续切换、否则、您将看到一系列/DRDY 转换、然后滤波器将复位、/DRDY 将在170.6u 的延迟时间内处于空闲状态、然后再再次切换。

此致、
Keith

Keith、您好！

感谢您的详细解释。

另外两个问题：

1.您能评论以下更新的 SPI capture 吗? 是这样吗？

2.如果我得到正确的解释：如果我们想让采样率为50kHz、那么我们需要 用 50kHz 的信号驱动"开始"引脚、并把 OSR 滤波器设置为256 (CONFIG 3寄存器)、 这有道理吗？

请提前告知您的方便。

感谢您的支持。

此致、

Iouri

SPI CFG

Keith、您好！

感谢您 的答复。  在/CS 的归档边沿和 SCK 的第一个上升沿之间增加半个 SCK 周期可以解决问题。 我获得的 DRDY 频率为50kHz。

非常感谢您的大力支持。

此致、

Iouri