[参考译文] ADC12QJ800：通过 PLL 的采样时钟延迟

admin

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：ADC12QJ800

工具与软件：

我们有两个 ADC 接收延迟匹配的器件时钟、然后使用 PLL 来获得采样时钟。 PLL 是否存在延迟、或者更重要的是、是否取决于温度？

我们想知道 PLL 会对采样时间不匹配造成多少影响。

0 admin 8 个月前

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尊敬的 David：

如果两个 ADC PLL 都获得锁相信号、则内部 PLL 生成的每个采样时钟将相互对齐。现在、这是理想情况、此时不存在布线不匹配或任何影响进入 ADC 的参考时钟的情况。这可能会引入一些采样时间不匹配、这也会随温度的变化而变化。但在最坏的情况下、两个 ADC 的采样时钟变化幅度仅为+-180度。

此致！

Eric

0 admin 8 个月前

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我想问的是、内部 PLL 是否具有有关其输入到输出偏移的特性。通常、这是由相位检测器中的偏移引起的、该偏移可能与温度相关。 (相比之下、180度的采样时钟会非常大)。

0 admin 8 个月前

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尊敬的 David：

ADC 在其数据表中有一些规格、规定了时钟模式从时钟下降沿到采样实例的采样孔径延迟。这只是一个典型数字、未针对温度进行规定。

我之前的注释更详细地讨论了 ADC 到 ADC 的路由不匹配、从而引入了每个 ADC 的不匹配。

谢谢！

Eric

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