[参考译文] DLPR910：DLPR910闪存替代设计

大家好、Moshe、

有用的文档：
DLP LightCrafter DLPC910评估模块用户指南

DLPLCRC910EVM 设计文件 

有关使用 以下链接中给出的闪存移动主 SPI 模式的说明： https://www.ti.com/lit/er/dlpt030/dlpt030.pdf?ts = 1689870545882。

以上链接文档中提到了 DLPLCRC910EVM 设计的基础。

看着这份文件,会出现一些不确定因素。  的 DLPLCRC910EVM。  我对连接有一些问题：

闪存 CSn

由 DLPC910引脚 AA10进行控制、即 DLPC_I2CADDR_SEL……这是怎么可能的？

在从 SPI 闪存进行配置期间、该引脚是 FPGA 的一个输出、用于控制 CSn。  FPGA 将其拉低、但如果填充了 J10、它已经处于低电平、因此没有冲突。

但是、当 FPGA 配置为输入时、它使用它来读取 J10的状态以确定 DLPC910的 I2C 地址。

 我的设计中还有两个 DLPC910、因此、为了使能 CSn、它们将具有相同的地址？！

您必须遵循有关将 SPI 闪存与 FPGA 结合使用的 Xilinx 文档。  我怀疑最终将不得不使用两个单独的 SPI 闪存芯片、因为它在 CS 引脚上具有共享功能。  由于 SPI 闪存体积小、相对便宜、并且很快就能免费下载配置文件、因此为每个 FPGA 使用一个 SPI 闪存可能会更容易。  我们不支持仅使用一个 SPI 闪存。

  CSn 还可用作连接引脚 N18 (EVM 原理图中的 CS_B_0 -未组装)的选项...但根据 DLPC910数据表、此引脚定义为 GND ... ？！！！

此选项的用途是什么？

这当前是保留的、目前未使用。

哪一项是正确的？ CS_B_0或 GND？   

这个问题没有道理。  它以前是接地的、但仍然连接到引脚 N18、 为 DLPC910上的 CS_B_0。  它现在通过 R112 (1K Ω 电阻器)接地。

与之相关的还有：

• R695 (用于连接3.3V 的 DNI 4.7K 欧姆电阻器)
• R152 (连接到 FLASH_CFG_CSZ 的0欧姆电阻器)

最终结果是、在 SPI 闪存的 EVM 配置中、CS_B_0通过1K Ω 下拉电阻器被拉至接地。  这将在即将发布的 DLPC910数据表中进行更新。

谁应该控制 CSN？

如果在 JTAG (J17)上使用 Xilinx Impact 工具、那么 DLPC910将会控制 CSn。  

如果使用 SPI、当 R126、R131、R132和 R133时、SPI 连接器 J18将直接控制 CSn

闪存 DIN

在 EVM 原理图中、此引脚由微控制器 GPIO 控制、该引脚也路由到保留的 DLPC910引脚 AA9。 您能解释一下吗？

再说一次、这是一个多功能引脚。  当处于 SPI 闪存的 JTAG 编程模式时、这是从 FPGA 到 SPI 闪存输入的输出。  否则为 GPIO。

USB_GPIO15在 EVM 中未连接并保留。   

如何对闪存进行编程？

有关对 SPI 闪存进行编程的两个选项、请参阅链接的 EVM 指南、这两个选项从第62页开始。

在 EVM 中、可以通过 GPIO 或连接器进行选择：  

通过 JTAG (J17)或 SPI 连接器(J18)。  没有 GPIO 选项。
      

勘误表中规定"终端客户将在 PCB 组装前或组装后通过 Xilinx 工具对 SPI 闪存进行编程"
这意味着 Vivado 吗？

请参阅部分 5.3 JTAG 闪存编程 新 EVM 指南第62页。

这在影响工具中不是 Vivado。

如果我有 FPGA 和闪存(非 TI 相关)要共享 SPI、只需使用不同的 CSn？

此问题您需要直接咨询 Xilinx。

您是否推荐/使用任何工具从[SPI]连接器对其进行编程？  

我们使用 Total Phase 的 Cheetah 编程器完成了这项工作。  引脚排列已经与该编程器上的电缆兼容。

我希望这可以解答您关于 SPI 闪存配置的新布局的问题。

菲齐克斯