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[参考译文] DS100MB203：10GBASE-R PHY 接口数据包错误

admin
Guru**** 2535020 points
Other Parts Discussed in Thread: DS100MB203, DS280DF810, DS250DF230, DS560DF810

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1555426/ds100mb203-10gbase-r-phy-interface-packet-errors

部件号：DS100MB203
主题中讨论的其他器件： DS280DF810、 DS250DF230、 DS560DF810

工具/软件：

Gooday,  

我的设计 在 FPGA 主机和 2 个 10GBASE-T1 PHY 之间使用 DS100MB203、其中 SERDES 配置为 10GBASE-R

/cfs-file/__key/communityserver-discussions-components-files/138/1108.UMAR_2D00_10G02.pdf

 DS100MB203 和 PHY/SFP 端口之间有一个无源多路复用器、用于选择要使用的端点。

在 PHY 模式 (PHYTX/RX) 下、该接口以全速从 FPGA 传输到 PHY、但数据包会丢失、并且在通过 DS100MB203 从 PHY 传输到 FPGA 时会出现错误。

上面的是 PHY 的发送器眼图模板图片。

Y1 和 Y2 分别最小为 170mV 和最大为 425mV。  

您能否建议多路复用器应具有哪些设置、或者我可能错过了设计中的任何设置？

注意：
我已在 CH4 的 MUX (D_IN0–S_OUTA0) 中添加了 I2C 寄存器、这是其中一个接收路径。 将 EQ 或 DEM 寄存器更改为高于 0 似乎会停止全部流量、VOD 和 RXDET 寄存器似乎没有影响。  

此外、当我将手指放在 SERDES 布线上时、这似乎可以减少错误数量、在某些情况下可以将它们全部移除。  也许这点指的是某种东西。

如有任何帮助、将不胜感激。  

谢谢你

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    TI__Guru**** 2535020 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Luke、

    对另一个线程的延迟表示歉意。  出于某种原因、似乎存在一个 E2E 错误、我在回复时遇到了困难。

    关于您的另一个主题、通常会使用某种方法来评估信号质量来优化 EQ/DEM。  这采用示波器、片上眼图监测器或 BER 测量的形式。  如果通道的插入损耗已知、这有助于告知初始 EQ 值。  除此之外、这通常是值增加和减少以及了解这如何影响链路质量的问题。

    几个想法：

    •  PHY0TX/PHY1TX 是否具有交流耦合？
    • 我想知道 DS100MB203 是否会使信号过均衡。  触摸 SERDES 引线通常会增加电容。  这会降低特性阻抗、并可能增加插入损耗。
      • PHY 到 DS100MB203 和 DS100MB203 到 FPGA 之间的插入损耗是多少？
      • PHY 是否应用了一些前标或后标加重？  与 DS100MB203 的 CTLE 相结合、这可能会对信号进行过度均衡。

    另一个注意事项：

    • 如果 FPGA/PHY 具有某种接收器调整、当您更改 DS100MB203 设置时、可能还需要触发对信号的重新调整。

    谢谢、

    Drew

  • 0
    TI__Guru**** 2535020 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Drew  

    感谢你的帮助。

    所以、当您说“ PHY 可能会应用一些前标或后标强调吗？“时、您似乎对这笔钱感兴趣。

    我同样假设我的手指增加了一些插入损耗、而且我们直到最近才能够在访问一些非标准 PHY 寄存器后调优串行器/解串器传输信号。

    似乎默认的“后标比率“设置为 10/45。 我想这是某种增益。  

    将其更改为 4/45 后、错误降至 0。  

    只需 2 个问题:

    我是否可以假定 DS100MB203 的任何设置都无法真正解决这个问题、因为多路复用器的输入上没有任何去加重选项？

    最后、关于直接连接电缆的 EQ/DEM 调优、 在网络行业中、是否通常需要根据电缆和长度调整 EQ？ 或者、10G 设备上的所有 SFP 端口是否都应按标准工作、所有直接连接电缆和长度上都不会丢失数据包？ 我正在尝试确定这是否对我们的硬件来说是一个问题。

    再次感谢您

  • 0
    TI__Guru**** 2535020 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Luke、

    很高兴听到您能识别出问题！

    默认的“后标比率“设置为 10/45。 我想这是某种好处。

    是的、这听起来像是后标增强。

    我能假设 DS100MB203 中的任何设置都不能真正解决这个问题、因为 MUX 的输入上没有任何去加重选项吗？

    我不知道我是否误解你,但我不认为去强调是这里的理想解决方案。  去加重功能和后标实际上非常相似、通常可视为高速器件 TX 上的配置选项。  它们的目标都是通过增加高频成分来使信号预失真、从而补偿 TX 之后通道的插入损耗。  对 DS100MB203 接收到的信号应用更多的去加重实际上会降低性能。

    在这种情况下、根据应用的后标量、DS100MB203 的接收器上的信号可能已经过均衡。  即使 DS100MB203 配置为限幅转接驱动器（增加眼图高度）、它也会传播 CTLE 未改善的任何抖动。  DS100MB203 CTLE 还应用约 5dB 的最小增强、如果没有一些前置通道插入损耗、则会使抖动更糟。  为了实现低插入损耗前置通道、在没有任何 TX 后标的情况下可以实现出色性能。

    最后、关于直接连接电缆的 EQ/DEM 调优、 在网络行业中是否有典型的使用直接连接电缆时、需要根据电缆和长度来调整 EQ？ 或者、10G 设备上的所有 SFP 端口是否都应按标准工作、所有直接连接电缆和长度上都不会丢失数据包？ 我正在尝试确定这是否对我们的硬件来说是一个问题。

    通常使用某种自适应均衡来帮助减轻在 DAC 和光学模块之间切换时的变化。  话虽如此、在 DAC 和不同类型的光学模块之间仍然很常见、可能需要使用不同的设置来获得最佳性能。

    我的理解是、从网络客户的角度来看、典型的用户不需要调整 EQ。  但是、从工程的角度来看、根据插入损耗范围和主机功能的不同、可能需要进行一些调优。

    谢谢、

    Drew

  • 0
    TI__Guru**** 2535020 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Drew

    非常感谢您的所有回答。

    我想通过几个问题进一步阐述一下我们的设计。

    上面是我们器件的简化抽头通道。 我们使用 DS100MB203 的方式使我们能够将 SFP 端口直接连接到 FPGA 端点（使用 SEL 引脚）以实现端点模式、还允许我们以分路模式背对背连接 SFP 端口。 我始终启用扇出模式、这样当 SFP 端口配置为背对背模式时、我们就可以接收流量。  

    我基本上一直在尝试确定  DS100MB203 的设置 、以便流量在所有测试用例（即直接连接电缆 (DAC)、RJ45 SFP 模块等）中都不会出现错误。

    1.我的测试用例是将 SFP0 连接到使用 DAC 配置了 10GBASE-R 的 Marvell 交换机 (MAC)、在 SFP1 中有一个 10GBASE-R RJ45 SFP 模块。 当我的 DS100MB203 处于 SATA/SAS、PCIe GEN 1/2 和 10GE 模式 (MODE 引脚= 0) 时、传输的流量会出现大量错误并下降。 但是、当我将模式更改为 自动 (PCIe GEN 1/2 或 GEN 3)、MODE 引脚=悬空时、流量很大程度上是有效的。 但是、根据我所了解的 10GBASE-R 模式下的 SFP 模块通常没有链路训练。  DS100MB203 中发生了什么 可能有助于实现这一点的事情？ 您能否详细说明 一下数据表中的“允许主机控制器和端点透明地优化完整链路并协商传输均衡器系数“？  DS100MB203 本身是否在此模式下执行某种自动均衡？

    2.在自动模式下,是否忽略 EQ 和 DEM 引脚间距?

    3.一般而言,我发现流量在端点模式（红线）时效果较好,而 FPGA 在 2 个 FPGA 端口之间回路流量。 通过将 DS100MB203 连接 回自身（蓝线）、这种设计是否在某种程度上存在根本缺陷（我看不到）？ 即没有将 100%适用于环回模式（蓝线）的 EQ 或 DEM 设置、因为通常端点连接到这些设置。 蓝线布线基本上只是长约 10mm 的交流耦合布线。  

    感谢你的帮助

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    TI__Guru**** 2535020 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Luke、

    1.请查看下面的 E2E 主题。  尽管这是不同部分、但 MODE 引脚的功能相同。  在 KR 模式下、器件充当线性信号链、而在 PCIe 第 1/2 代模式下、器件充当限幅信号链。  “自动“模式专为器件自动选择线性或根据数据速率限制而设计。  PCIe gen1/2 没有链路训练、而 Gen3 实现了链路训练。
    DS100KR800：10G 模式与 10G-KR 模式之间的区别

    我不清楚为什么这种行为特定于 RJ45 SFP 模块。  您是否使用光学模块进行了测试？

    2.否,自动选择线性/限制模式。  您似乎在线性模式下观察到了更好的性能。  如果切换到 KR 模式、您应该会看到与 AUTO（自动）类似的行为。

    3.我认为你可能会遇到的一个潜在挑战是,EQ 和 DEM 只补偿由于 ISI 引起的抖动。  其他形式的抖动（如 RJ）无法通过 DS100MB203 进行补偿。  因此、实现级联转接驱动器器件的设计将对信号完整性难题更为敏感。

    谢谢、

    Drew

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    TI__Guru**** 2535020 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Drew

    1.我明白了,感谢你们澄清这一点。 此问题特定于我在直接连接模式下测试的 Marvell 交换机。 但是、当我将 2 个 SFP 10GBASE-T 模块连接到图中的 SFP 插槽时、流量在限制模式下看起来很好、但我开始看到线性模式下的错误。 我只更改模式、所有其他 Strap 配置都相同。 具体来说、EQS/D 设置为 00、DEMS/D 设置为 0r。 这是否有某种意义？

    2.是的,你说得对,我看到了与自动和 KR 类似的行为,所以我想象他们都被设置为线性模式。  

    3.这可能是我们设计中的限制因素,在这种情况下,没有一个引脚搭接设置适用于连接到 SFP 端口的所有设备组合。 尤其是 2 个级联缓冲器。  

    4.您是否有机会向 TI 推荐任何其他可以实现方框图中设计相似之处的器件？ 我可以提出任何问题吗？

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    TI__Guru**** 2535020 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Luke、

    1.不确定我是否有误解。  我相信在前一篇文章中您说过您在 SATA/SAS、PCIe GEN 1/2 和 10GE 模式（限制模式）中看到了错误、但在最近的文章中、您说您看到的是线性模式下的错误。  您能帮助澄清一下吗？

    4.您的设计是否需要多路复用功能的引脚控制？  我们提供具有自动调整功能的 DS280DF810 等器件、但需要 I2C 配置来切换交叉点。

    谢谢、

    Drew

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    TI__Guru**** 2535020 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Drew

    1.简化为仅 2 个测试用例。 一个测试用例（我们称之为 A）是我将 2 个 10GBASE-T 铜缆 SFP 模块放入 2 个 SFP 插槽（在方框图中）。 在测试案例 B 中、我使用直接连接电缆将我提到的 Marvell 交换机连接到其中一个 SFP 插槽、另一根直接连接电缆连接到另一个 SFP 插槽、连接到我们开发的基于 10G FPGA 的数据包生成器。 为了确认这一点,我们的数据包生成器可以直接连接到 Marvel 交换机（图中没有 DS100MB203 ） 。  

    对于测试用例 A、我看到在 GE 模式（限制，MODE =0）下没有丢弃数据包。 但是、当我将其更改为线性模式 (SATA/SAS、PCIe GEN 1/2 或 10GBASE-KR) 时、我始终会在部分或所有端口上看到错误。 相反、在测试用例 B 中、我看到在限制模式下出现了大量错误和丢包、但在线性模式下（仍然不是 100%，但至少所有丢包都会停止，单向流量开始工作）、这种情况会显著改善。  

    2. 我们可以更改为 I2C 控制型并且 DS280DF810 可以工作、但在我们的设计中我必须再次级联该芯片。 您认为级联是否可以保证正常工作？  

    谢谢你

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    TI__Guru**** 2535020 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Luke、

    1.在示波器上查看 DS100MB203 和其中一个 10GBASE-T 模块的输出会很有趣,但我理解这可能是不可能的。  我想知道 10GBASE-T 模块的输出振幅是否较低、或者有一些限制模式有益的特性。

    对于 DAC 情况、我想知道误差是否与 Marvell 开关上的自适应与限值与线性模式之间的相互作用有关。  您是否能够检查交换机上的任何类型的自适应详细信息？

    DS280DF810 是一款重定时器。  这使其能够 在信号内“复位“抖动、从而实现级联重定时器器件。  我们希望级联这些器件可以正常工作。

    您可以想到以下几种选择：

    • DS280DF810：具有高通道数；还具有较高的最小 CTLE 增强。  为避免过均衡、需要确保布局中的插入损耗尽可能小。
    • DS250DF230：已通过较低的最小升压设置改进了 CTLE、但通道数更少。
    • DS560DF810：具有高通道数和低最小升压设置。  还具有 GPIO 多路复用器交叉点开关选项。  与 DS280DF810/DS250DF230 相比、该器件的配置非常复杂。  TI 具有一个用 C 语言编写的 API、可方便该器件的 I2C 配置。

    谢谢、

    Drew