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[参考译文] DP83867IS:MDIO 加电行为

Guru**** 2769425 points

Other Parts Discussed in Thread: DP83867IS

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1073779/dp83867is-mdio-power-up-behavior

部件号:DP83867IS

大家好,团队

我的客户将 DP83867IS 与 Zynq FPGA 配合使用。
它们具有相似的两块板(FPGA 和 PHY 原理图几乎相同),但通电时的 MDIO 行为不同。
接通电源后,主板 A 的 MDIO 保持较高。
在主板 B 的情况下,打开电源后,MDIO 会变低190毫秒,然后在 FPGA 配置后恢复到高。
请告诉我是什么触发了这种行为的差异?

此致,
伊托

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你好,Kazuki,

    MDIO 是一条开路漏极。 FPGA 或 PHY 将强制 MDIO 的低电平,而高电平将通过板上的向上拉来强制。 PHY 在 FPGA 要求(在 SMI 事务期间)之前不控制 MDIO 线路,因此,在当前情况下,如果发现其中一个主板中的 MDIO 处于低电平状态,则必须是 FPGA 驱动这一低电平。 请检查 FPGA 行为。

    此致,

    林山民