[参考译文] SN65HVD24：SN65HVD24

Mark，您好！

您是否可以分享标有最大/最小电压的发射启用信号和 A/B 输出(或 A 和 B 之间的差压也很好)的范围画面，这也会非常有帮助。 我想进一步了解一下浮华的外观，这样我就可以判断是否可以诊断正在出现的现象。 传播延迟为25 ns - 50 ns (典型值-最大值)-但我不一定认为这是所看到的，我只想重复检查。

您还在多个 IC 上看到过这种现象吗？  

此外，启用信号的上升时间是多少，是否有任何故意增加到该线路上的延迟——因为不管 IC 如何，逻辑针脚都会产生一些奇怪的影响，如果上升时间太慢——这通常不是问题 (因此，为什么您通常不会在较新的零件上看到它)，但如果上升时间太慢，它可能会导致故障。 由于从 VCC 到接地的阻抗路径较低，可能会形成并导致 VCC 骤降或其他影响-电路如下所示

请告诉我，如果你能附上范围镜头，这样我就可以开始挖掘可能的原因。 由于故障可能有多个根本原因，我只想开始研究我们可以消除哪些原因。  

最佳

帕克·多德森

在同一电路中的等效 Exar 或 Maxim 零件上看不到故障。

发射启用(引脚3)边缘速度不慢，上升时间约为30ns。

附件是示波器测量的几张照片。 粉红色为 Tx 启用，蓝色为接收输出(引脚1)，且信号闪烁(接收启用为永久逻辑低)。 黄色是输出：针脚6 "A"是一个偏高但最初闪烁短暂偏低的信号。 第二个带有引脚7"B"的图解变低，没有出现故障。 问题在于引脚6在高电平之前会稍微降低大约40 ns。

我们认为，尽管我们的代码不能“侦听”传出的消息，但接收信号(引脚1)与 UART 的连接可能会根据 STM32处理器的标准 UART 设置导致 UART 错误，如果 UART 错误太多，我们的代码会断开设备连接。

Mark，您好！

感谢您提供更多信息。

我应该在我们的实验室中有一些部件，我可以运行一些测试，看看我是否可以复制应用的结果(在故障方面，因为我同意所抛出的 UART 错误可能导致系统断开连接)。  

要确认我正在运行类似的测试，您可以确认以下事项：

使用 VCC 电压

2.确认 DE 和/RE 引脚是否短接在一起

3. 是否有任何钝化器连接到 R 针脚上，如电阻器或电容器-如果是，如何连接-如果否，我将假设只存在高阻抗负载/开路测试。  

4. A 或 B 针脚上是否有拉杆或拉杆。

5.您使用 的是终止，如果是，值是多少。

您还能否确认是否在多个设备上发现此问题？

请告诉我——所以我可以在实验室中测试其中的一些部件，看看我是否得到了类似的结果，如果我没有， 我们可以从实验室那里了解我的设置和应用程序之间可能导致此问题的差异。  

最佳

帕克·多德森

VCC 为5V

2. DE 和/RE 未短接在一起。 /RE 永久处于0V。 我预计，如果/RE 和 DE 短接在一起，大概不会出现故障，因为接收器将在故障发生之前被禁用。 德国(DE)是所示波形偏高的波形，这会触发波形。

3.不，R 针上没有无钝化。 我还暂时尝试了 R 针上的 RC 滤波器来过滤故障，但尽管它似乎减少了问题，但它并没有消除故障： 当滤波器足够大以消除闪耀时，边缘太慢，无法避免 UART 错误。

4.是的，A 和 B 引脚(链路两端)存在偏置：引脚6 3k3至5V，引脚7 3k3至0V。 某些端口为1K5。

5.是的，两端均有120R 端接。

是的，我们在多个德州集成电路上看到了这个问题，同时也看到了我们可以尝试的三种不同的日期代码。

我尝试使用/RE 短接到 DE (而不是/RE 短接到0V)的系统，尽管 DE 高电压时的故障消失了，但系统仍然无法工作(仍然是由于 UART 错误)。 我认为这是因为当/re+de 信号变弱时，接收输入信号会出现1us 故障！ 这与 A 或 B 针脚上的任何故障无关。 就像过渡导致待机触发一样？ 无论如何，在我们的设计中连接/re 到 de 似乎不能帮助我们。

Mark，您好！

首先，我要对我被重新调整用途的设备表示歉意，因此我今天没有要测试的材料——据说我有新的设备正在路上，他们应该在星期五来—  —所以我可以根据时间在星期五或星期一来测试 我收到了部件。 我再次感到非常抱歉，因为我在一周前就有了部队，但我认为我还在这样做。  

尽管如此，我认为我知道可能会发生什么情况，并提供了您提供的信息。 因此，由于/RE 始终 保持在低位-接收器从不会关闭-如果您可以澄清1.5k 欧姆电阻器的位置，因为这些电阻器与3.3k 一起设置了闲置总线电压-当设备开始传输 A/B 信号时-由 您拍摄的范围镜头似乎在短时间内"B"可能大于"A"，这可能会导致设备在 A 和 B 返回到逻辑1状态之前注册逻辑0。  

可以实施的一个可能的解决方案是提高上拉/下拉强度- (如果有2个 VCC 上拉和2个 GND 下拉，如果它们都使用1k 到1.2k 的值，您将获得更高的总线空闲电压，这可能会更容易受到启动信号的影响，从而防止出现故障。

或者，另一种解决方案是在应用“DE”信号和 D 上的数据信号之间实现延迟。如果 DE//RE 短接在一起，这将使接收器(R)有时间关闭 -如果使用此针脚需要高信号 这种拉拔可能会有帮助，这样当 R 进入高 Z 时，它在该引脚上仍然是一个逻辑的高值。 我还将在 A 和 B 上实施更强的上拉/下拉故障安全电阻器 (线路两侧都不需要它们-只有一侧-但如果使用了两侧，则应使用1k 至1.2k -如果只使用一侧，则电阻值的一半为500至600欧姆) 这可以确保总线空闲电压高于阈值，R 输出将高到高 Z，而该线路上的上拉可以帮助实现高 Z。  

请告诉我这种修改是否可行(如果可行，请看看您是否更好)，以及1.5 K 欧姆电阻器的位置(如果我需要重新计算故障安全值，我可以这样做)。 当我收到部件时，我也可以执行此测试 ，并在星期五或星期一之前报告，具体取决于我何时进入 IC 进行测试-但我会让您随时了解最新情况。 我对延迟再次表示歉意-但我确实认为问题在于当/RE 引脚始终处于低位时，怠速差速总线电压可能接近阈值，在第一次转换期间，可能会导致 B 上的小颠簸超过 A，从而造成短暂 逻辑0输出-被视为故障-如果故障安全电阻器稍微强一些，这可能会提高设备的噪音灵敏度，并且可能会缓解这种故障。

最佳

帕克·多德森

我不同意这些观点可能会带来任何好处。 由于 A 和 B 之间的总电阻为60R (每端为120R)，3k3 (假设每端相同)的偏压电阻器仅产生70mV 的偏压，由于接收器是“故障保护”，因此甚至不需要这种电压。 考虑到40 ns 的波形似乎约为400 mV，我 希望波形能够打败外部偏压的任何实际值。 在我们的设计中，最大偏压级别受所用电阻器的大小及其在某些情况下可能的耗散的限制。 偏压方向正确，即引脚6 "A"向上，引脚7 "B"向下。

R 针脚已上拉(至3V3)。 当/RE 与 DE 关联时，R 的“高”值从/RE 低时的5V 变为/RE 高时的3V3，如预期。 但这两个级别都是接收 UART 的逻辑“高”。

此外  ，从 DE 高到第一个 D 信号的延迟也很长。 但 R 上的问题脉冲并不是在 DE 时出现的问题：行为正常(40 ns 的故障消失了)。 当 DE 和/RE 连接在一起时，在 DE 和/RE 低电平后，R 上的1us 脉冲将一直存在，并且 D 信号或外部 A 和 B 针脚上不会出现任何此类脉冲。 这就是为什么我怀疑/恢复低电压正在等待一段时间(大约1us)才能退出 接收器的内部待机状态，而 R 输出信号在待机状态被清除之前仍很低？ 如果不是，这是一个偏压问题，为什么要持续1美制呢？ 将偏置电阻器的值减半是可能的，但我们真的认为在包含故障保护操作的芯片上这是必要的吗？