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[参考译文] DS125DF410:REF CLK 参考的占空比

Guru**** 2386620 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1117497/ds125df410-duty-cycle-of-ref-clk-consult

器件型号:DS125DF410

大家好、

客户目前发现其 REF CLK 的占空比约为44.5%。 我们的 D/S 不会为 REF CLK 的占空比提供此类要求。 您认为此处的客户应用存在任何风险吗?

最棒的

斯坦利

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    在菊花链中、在建议的五个阶段限制之后、典型占空比失真将增加高达2.75ns。 因此、您的5.5%似乎是安全的。

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    您好、Stanley、

    我同意克莱明的看法,这可能不是问题。  当涉及器件间的级联 REF_CLK 时、数据表的下一部分有一些布局建议。

    谢谢、
    Drew

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    您好、Drew、

    25M REF CLK 是否具有转换率要求、例如上升/下降时间? 我在 D/S 中找不到这些信息

    最棒的

    斯坦利

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    即使是要求最苛刻的逻辑输入、上升/下降时间也有大约25ns 的限制。 在25MHz (脉冲长度20ns)下、压摆率不可能太慢。

    但 REFCLK_IN 信号必须为数字信号、而不是正弦波。

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    您好、Stanley、

    我对25MHz REF CLK 没有特定的压摆率要求。  我认为克莱明所提到的基本上是有效的、我怀疑一个合理的方波就足够了。  我想您还可以从最小脉冲时间和逻辑低/高电平推断一些最坏情况下的压摆率。

    谢谢、
    Drew