大家好、
我的一位客户将使用 SN65HVD3082EDR 作为他们的新产品。
现在、他们有以下问题。 请给我回复。
问:在封装(SOIC、D 封装)尺寸图中、未显示封装引脚间距尺寸的容差。
它们 只是"6X 0.050[1.27]"和"2X0.150[3.81]。
1.您是否有 D 封装引脚间距的容差数据?
2.为什么没有显示这些容差?
非常感谢您的答复。
此致、
Kazuya。
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大家好、
我的一位客户将使用 SN65HVD3082EDR 作为他们的新产品。
现在、他们有以下问题。 请给我回复。
问:在封装(SOIC、D 封装)尺寸图中、未显示封装引脚间距尺寸的容差。
它们 只是"6X 0.050[1.27]"和"2X0.150[3.81]。
1.您是否有 D 封装引脚间距的容差数据?
2.为什么没有显示这些容差?
非常感谢您的答复。
此致、
Kazuya。
您好、Kazuya、
因此、我从我们的封装团队那里听到、看起来我们没有间距容差。 原因在于、除了 Clemens 所指出的、SMT 应用中的间距容差并不被视为关键-这是基于标准的、而且通常间距的可变性非常低。 因此、很可能会有很小的变化、但在列出了所有其他尺寸的 SMT 应用中、这并不重要。
如果您有任何其他问题、请告诉我!
最棒的
Parker Dodson