我们有一个用于新设计的电路板、但它在1G 时不通过 MII 环回。 某些消息通过 OK、但其他消息包含错误。 在错误消息中、我们观察到 RX 时钟从125MHz 增加到大约140MHz。 在正常消息中、RX 时钟保持在125MHz。 有什么想法可以导致这种情况？ 是否有任何关于如何解决的建议？
我们在使用 DP83867的早期设计板和具有 DP83869HM 的其他项目板上运行了环回软件。 在这两种情况下、回送工作正常、没有错误。
谢谢、
Ron
我认为这是3D 的旋转角度。 这是否有帮助？
您好、Sreenivasa、
以蓝色提供您的问题答案。 这与我们的 PHY1相关、FPGA 为 Xi 提供时钟：
您测量的晶体频率是多少。 您能否检查25MHz 的时钟输出是否看起来稳定。 是的、它是稳定的并且 CLK_OUT 是稳定的。 我无法上传文件、但下面是屏幕中的一个截点：
当应用一个外部时钟时、如果在时钟稳定前释放复位、则可能会出现一些性能问题。
请查看 图4。 上电时序、并确认时钟稳定200ms 后复位释放。 在使用 FPGA 进行驱动时、我们不满足此要求、但是、在 FPGA 时钟稳定后、我们通过软件命令进行复位。 我了解到软件复位命令与硬件复位具有相同的功能。 这是真的吗？ 实验室中的人员执行了快速测试、在系统运行后、我们在软件配置 PHY 之前有60秒的延迟。 在此期间、通过短接线手动复位 RESET 引脚。 通过该测试、我们没有看到差异。
您能否为125MHz 发送器时钟输出配置时钟输出并进行检查？ 我们可以，但不能确定这是昨天完成的。 我在示波器捕获中看不到它。 我们可能在第一年之后才能够收集这一数据。
您是否有内部工具来生成和接收数据包以执行0x8 =反向回送 请澄清运行此测试所需的条件。 是否可以通过连接到电路板的 PC 来完成此操作？ 如果是、我们在 PC 上执行什么操作来实现这一点？ 我们的另一个选择是引入867板。 您是否有我们可以用来运行此测试的任何测试软件？
谢谢、
Ron
您好、Sreenivasa、
以蓝色提供您的问题答案。 这与我们的 PHY1相关、FPGA 为 Xi 提供时钟：
您测量的晶体频率是多少。 您能否检查25MHz 的时钟输出是否看起来稳定。 是的、它是稳定的并且 CLK_OUT 是稳定的。 我无法上传文件、但下面是屏幕中的一个截点：
我是否可以要求您确认时钟频率是否在25MHz 的50-100 PPM 以内
当应用一个外部时钟时、如果在时钟稳定前释放复位、则可能会出现一些性能问题。
请查看 图4。 上电时序、并确认时钟稳定200ms 后复位释放。
在使用 FPGA 进行驱动时、我们不满足此要求、但是、在 FPGA 时钟稳定后、我们通过软件命令进行复位。 我了解到软件复位命令与硬件复位具有相同的功能。 这是真的吗？ 实验室中的人员执行了快速测试、在系统运行后、我们在软件配置 PHY 之前有60秒的延迟。 在此期间、通过短接线手动复位 RESET 引脚。 通过该测试、我们没有看到差异。
遵循两个电源序列图、 时钟和上电时序(图4。 加电时序)是器件正常运行的重要要求。
如果在时钟稳定前复位有效、 使器件正常工作的唯一方法是引脚复位。 我看到一个来自 MAC 的 ENET1_RESET_N 引脚。
建议的顺序为图5。 复位时序。
不确定您是否有机会使用晶体在 PHY 上进行类似测量。 这是我们想要捕获的内容。
此致、
Sreenivasa
您好、Sreenivasa、
我们已经订购了 EVM 和编程器、仍在等待它到达。 同时，我们继续用 O’s 扫描进行故障排除。 我们从 FPGA 添加了一条复位线路、以保持 PHY 处于复位状态、直到 FPGA 的时钟稳定。 它现在符合数据表中的时序要求、但当 FPGA 提供 XI 输入时、PHY 仍然不能在1G 工作、但在使用函数发生器时工作。 我们已经尝试过带电容分压器和不带电容分压器的、但在使用 FPGA 时仍然无法正常工作。 当使用 FPGA 提供 XI 时、我们认为它没有完成自动协商、但仔细看、自动协商已完成、但链路未建立。 我们预计振幅会增加、但它会执行另一个自协商。 下面是 PHY 上的引脚1/2、其中 FPGA 位于 XI 上：
相比之下、当函数发生器用于 XI 时、链路开始工作时、幅值会增加：
是否有任何关于可能导致这种情况的想法？
谢谢、
Ron
Sreenivasa 您好、
我正在尝试再次上传文件、但另一天它将无法正常工作。
这是对 PHY0上的函数发生器 与 PHY1上的 FPGA 的比较。 这两个引脚都接入 PHY 的 XI 引脚。 我们最后做的一件事是将 PHY1重新接线以在 XI 上使用函数发生器 这确认了 PHY0和 PHY1与提供 XI 输入的函数发生器一起工作。
振幅差异可能是由于我在屏幕上执行了一个点按、然后上载。 我将会看到我现在是否可以上传文件、系统会提前让我上传。
Ron
您好 Ron、
您能否提供这些波形的一些输入。 我假设这些是使用 FPGA 生成的时钟。
您好、Sreenivasa、
以上问题的答案：
是两个波形使用的相同刻度。 链路脉冲振幅不会变化。 否 这就是为什么我提供了两个额外的波形、它们处于相同的刻度。
使用的链接伙伴(其他设备)是什么。 您能不能比较两个板的时钟。 这将是 Cisco 交换机。 因此、如果不拆解开关、就无法比较时钟。 看起来没有价值、因为我们看到交换机端口与其他 PHY 以及相同的 PHY 一起工作正常、但与功能生成时钟一起工作。
您能否比较函数发生器波形与 FPGA 波形形状和频率？ 提供
请考虑使用电阻分压器进行测试、而不是使用电容分压器进行 FPGA 时钟分频。 当然、我们会将其添加到我们的列表中以尝试。
在 FPGA 生成的时钟上、我看到了一个步骤。 不确定这是由 FPGA 端口输出类型还是电容分压器导致的。
是否有方法可以检查它。 前置和后置电容分频器时钟捕捉：
我们可以尝试使用 RC 来消除干扰。 当您指出毛刺脉冲时、是不是过冲？
时钟规格对 MDI 接口有影响。
您是否拥有25MHz 振荡器？ 我们的架子上没有一个。 我们在板上找到了一个要尝试挽救的板、不确定它是否起作用。
此致、
Ron
您好 Ron、
感谢您提供以下图表。 波形看起来不错、但振幅看起来更小。 我们将需要一个1.7V 的时钟。
方法一是调节电容器以获得所需的振幅。
第二种方法是使用电阻分压器对3.3V 进行分压。
振幅的变化有望得到解决。
是否有方法可以检查它。 前置和后置电容分频器时钟捕捉：
我们可以尝试使用 RC 来消除干扰。 当您指出毛刺脉冲时、是不是过冲？
时钟规格对 MDI 接口有影响。
您是否拥有25MHz 振荡器？ 我们的架子上没有一个。 我们在板上找到了一个要尝试挽救的板、不确定它是否起作用。
此致、
Sreenivasa
Sreenivasa 您好、
我们能够使 FPGA 的时钟看起来比函数发生器的时钟更好、但在将 FPGA 用作 XI 的输入时、它仍然不工作 下面是 FPGA 为 XI 和 PHY 上的 CLK_OUT 提供的时钟。
问题：如果 XI 输入在加电时未激活、但在释放复位前处于激活状态、PHY 是否正常工作？
谢谢、
Ron
您好 Ron、
调用期间的一个问题是自举值。
有关电阻器比率和目标电压、请参阅以下内容。 为了 可靠可靠地锁住绑带、需要满足这些值。 我们已针对建议值对其性能进行了内部测试。
此致、
Sreenivasa
