感谢  Sreenivasa 的快速响应。

是在 IO 浮动期间、可下拉复位、只有在配置完成后  、复位才会被释放。

感谢原理图 审阅建议。 唯一让我感到困扰的是选择 RX_DV 或 CRS_DV 来连接到 FPGA  

如果 FPGA 连接到 RMII 或 MII 中的 PHY、您有何建议？

谢谢、

 Avner

你好，Sreenivasa ，

感谢您使用较新器件的想法。

我将在新项目中考虑它们。 对于那个、我仍将继续使用 DP83848-EP。

您说过您可以查看原理图、因此如果您查看 TI 66ak2g12提供的 PHY 和 SOC 之间的连接图、我将不胜感激。

在这种使用 PHY 的情况下、不涉及 FPGA。 它是到 CPU 的标准 RMII 连接。

SOC 和 PHY 的50MHz 时钟源来自连接到简单缓冲器 SN74AHC541的50MHz 振荡器。

其偏斜不清楚、但数据表规定输入到输出最大为6.5nS。

您是否认为对于时序预算(时钟周期为20nsec)而言是可以的？

谢谢

 Avner

您好、Sreenivasa、

感谢您的提示和快速响应。

关于 TX 输入、尽管 PHY 内有内部下拉电阻、但我已经在原理图中添加了下拉电阻器。 谢谢！

关于缓冲器–我将更改为 LMK1C1104PWR、它的输出到输出偏斜最大为50ps

当您说“为 RX_DV 提供配置”时，您建议的实现方式是什么？

SOC 具有 名为 CRS_DV 的输入引脚 G22。

您是要将 PHY 引脚39 RX_DV 而非引脚40 CRS_DV 连接到 SOC 吗？

对于 FPGA–PHY 连接(我们编写代码)、我已连接 RX_DV。

但是、对于 SOC 66AK2G12ABYT100、我不确定是否可以这样做。

请告知、

 Avner