Other Parts Discussed in Thread: DP83822I
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器件型号：DP83822I 你好！
我尝试在 FPGA 端添加时序限制、FPGA 端从 DP83822I PHY 接收 RX 数据。
我将使用100Mbps。
问题1：
图7-12包含 SetupT 和 SetupR：
为什么图中同时显示了 SetupT 和 SetupR？
SetupR/HoldR 是否试图描述 FPGA (接收器)的有效窗口？ (对我们的 PCB 进行假设？)
问题2：
(第7.16章规定了以下内容：
SetupR =最小值1ns、
HOLDR =最小值1ns)
根据 SetupR 和 HoldR、即使时钟周期为40ns (对于100Mbps 模式)、数据有效窗口似乎只有1+1=2ns。
我是否正确解释了这一点？ 它看起来有点窄。
问题3：
在 SetupR ETC 的表中：由于我们针对最坏情况进行了限制、我假设我们应该忽略"type"列、而只使用"min"列、对吧？
