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[参考译文] SN65LV1224B:DS92LV1212A 锁定条件

Guru**** 2393725 points
Other Parts Discussed in Thread: SN65LV1224B

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/989997/sn65lv1224b-ds92lv1212a-lock-condition

器件型号:SN65LV1224B

您好!

 

我的客户将 DS92LV1212A 替换为 SN65LV1224B、然后面临错误锁定问题、可能性为10%至30%。

 

他们正在研究哪些因素可以产生扩散。

首先、他们希望确认两个器件的锁定条件是否完全相同。

SN65LV1224B 数据表指出:“解串器在同一位置找到唯一的四个连续数据边界周期(停止/开始位)之前不会进入锁定状态。” 因此、很明显、在同一位置至少需要四个连续的低电平到高电平转换才能使 LOC_变为低电平。

但是,查看 DS92LV1212A 数据表,它只会说:“当多个周期的一个时钟周期中发生多个低-高转换时,就会发生这种情况。” 而且、确切地说、要使 LOC_变为低电平、需要在同一位置连续进行多少次低电平到高电平转换。

 

请告诉我确切的 DS92LV1212A 锁定条件。

 

此致、

 

希拉诺

您好!

 

我的客户将 DS92LV1212A 替换为 SN65LV1224B、然后面临错误锁定问题、可能性为10%至30%。

 

他们正在研究哪些因素可能会产生差异。

首先、他们希望确认两个器件的锁定条件是否完全相同。

SN65LV1224B 数据表指出:“解串器在同一位置找到唯一的四个连续数据边界周期(停止/开始位)之前不会进入锁定状态。” 因此、很明显、在同一位置至少需要四个连续的低电平到高电平转换才能使 LOC_变为低电平。

但是,查看 DS92LV1212A 数据表,它只会说:“当多个周期的一个时钟周期中发生多个低-高转换时,就会发生这种情况。” 而且、确切地说、要使 LOC_变为低电平、需要在同一位置连续进行多少次低电平到高电平转换。

 

请告诉我确切的 DS92LV1212A 锁定条件。

 

此致、

 

希拉诺

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    您好、Hirano-San、

    这些是不同的器件、因此锁定条件不同。 DS92LV1212A 的锁定条件在数据表的"初始化"部分进行了说明、并在图7中进行了说明。

    切换到 SN65LV1224B 时、客户是否参考了此应用手册?  https://www.ti.com/lit/an/slla435/slla435.pdf 

    本文档中描述了一个重要的差异:"但是、SN65LV1224B 的 REFCLK 频率容差规格比 DS92LV1212A 和 DS92LV1224的容差规格要严格得多。 这对于某些应用可能很重要。 如果使用 DS92LV1212A 或 DS92LV1224的现有应用使用的 REFCLK 不在±100ppm 的工作传输频率范围内(由串行器上的 TCLK 确定)、则在不更改设计的情况下、无法将 DS92LV1212A 或 DS92LV1224与 SN65LV1224B 进行交换。"

    这可以解释他们在使用 SN65LV1224B 时看到的锁定问题。  

    此致、

    I.K.  

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    I.K.

     

    感谢您的回答。

     

    我的客户参考了应用手册、参考频率和精度不应成为问题。

    他们在设计上电后使用独特的同步数据流、没有发现任何问题、并且100%建立了与 DS92LV1224的正确同步。  

    但是、通过将 DS92LV1224替换为 SN65LV1224B、他们会发现错误锁定的可能性为10%至30%。

     

    他们现在正在研究他们的数据流并寻找针对 SN65LV1224B 的特定数据模式 RTM。

    但他们还想知道 DS92LV1224的 RTM 是什么、以确认 DS92LV1224工作正常的原因。

    DS92LV1224数据表图7未提供有关 RTM 的有用信息。

    因此、请具体告知我的客户、对于 DS92LV1224、同一位置上升沿的 RTM 可以是多少个时钟周期。

     

    此致、

     

    希拉诺

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    您好、Hirano、

    根据数据表中的说明、随机数据似乎没有"精确"的锁定条件。 RTM 锁定可能会在1-2个时钟周期内发生、具体取决于"假锁定"电路。  

    此致、

    I.K.  

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    I.K.

     

    由于只有 SN65LV1224B 有时会接收错误锁定、因此我希望 DS92LV1212A 在同一位置需要超过或等于五个上升沿才能获得错误锁定。

    是否确定 DS92LV1212A 只能用1-2个时钟周期锁定? 如果是、这与我的客户观察到的情况不一致。

     

    此致、

     

    希拉诺

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    您好、Hirano、

    这是我对数据表的理解。 它看起来没有可量化的时钟边沿数量、否则会在数据表中列出。 很遗憾、我没有任何有关它的详细信息。

    此致、

    I.K.

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    I.K.

     

    查看发生错误锁定时接收到的数据流、SN65LV1224B 错误地将 B8至 b9识别为开始到停止。
    请参阅我的客户使用的以下数据模式。
    tidrive.itg.ti.com/.../dbb8a018-179b-4de2-8b2f-e58a9433ec19

    在其数据模式中、B8=1和 b9=0每隔一个 TCLK 周期重复一次(在其应用中、TCLK=33MHz)当错误锁定发生时、RCLK 输出为33MHz、但 SN65LV1224B 错误地将 B8至 b9识别为开始至停止、即使 B8至 b9上升沿周期为16.5MHz。
    到目前为止、应用中的 DSLV1212A 从未发生过这种错误锁定。
    我想它与两个器件之间的差异有关、SN65LV1224B 时钟频率为10至66MHz、而 DSLV1212A 时为16至40MHz。

    他们尝试了修改后的数据模式,该模式不包括每个周期或每个其他周期的“1”到“0”,然后错误锁定消失。

    我的客户希望听到 TI 官方关于此问题根源的评论、并确认他们的解决方法是否能够解决此问题。

    此致、

    希拉诺

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    您好、Hirano、

    我在几年前发现了这篇文章、我认为它解决了客户的问题: https://e2e.ti.com/support/interface/f/interface-forum/228343/sn65lv1224b-does-not-lock/812802#812802 

    看起来多10会导致器件错误锁定。

    此致、

    I.K.