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[参考译文] SN65DSI84-Q1:关于 DSI DPHY 通道时钟要求

Guru**** 2540720 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1012768/sn65dsi84-q1-regarding-the-dsi-dphy-lane-clock-requirement

器件型号:SN65DSI84-Q1

各位专家:

是否有人可以解释以下问题:

1.数据表第8.3.1节指出 DSI PHY 时钟需要在特定模式下运行(HS 自由运行/连续运行)? 这可以解释吗? 是 SoC 中的 DPHY 高速配置还是任何其他特定模式?

2.我们没有 REFCLK 由外部提供、我们依赖 DSI DPHY 时钟。 数据表显示、测试图形模式将忽略 DSI 输入。 在这种情况下、测试图形模式是否使用 DSI 时钟?

谢谢、

Arun Gangadharan

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Arun

    MIPI 源需要确保仅在高速状态、无低功耗状态下驱动时钟。  

    2. 在测试图形模式下、器件不使用任何输入 DSI 数据。 它仅使用 DSI CLK 或可选的外部 REFCLK。 时钟用于在内部生成图形并将其输出到显示屏。

    谢谢

    David

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    谢谢。 感谢 David 的快速回复。