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[参考译文] DS250DF230：菊花链式校准时钟

admin
Guru**** 2390755 points
Other Parts Discussed in Thread: DS250DF230

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/875533/ds250df230-daisy-chained-fashioned-calibration-clock

器件型号：DS250DF230

大家好、

我的客户认为使用三个 DS250DF230和菊花链式校准时钟(将 CAL_CLK_OUT 连接到下一个 CAL_CLK_IN) 、如数据表图18所示。

1)
使用菊花链式校准时钟是否有任何布局指南？
我认为有必要防止反思。

2)
您能告诉我 CAL_CLK_OUT 的输出阻抗(Ω)吗？  

此致、
雅丽塔

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    TI__Guru**** 2390755 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Yaita、

    CAL_CLK_IN 和 CAL_CLK_OUT 为2.5V LVCMOS 输入和输出。 与其他 LVCMOS 信号一样、这些信号不受阻抗控制。 请查看有关占空比、ppm 和输入/输出阈值电平的数据表。 该时钟仅用作参考、以使能器件进行初始锁定采集、而不处于高速信号路径中。

    此致、Nasser

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    TI__Guru**** 2390755 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    纳赛尔-圣、

    感谢您的反馈。

    我的客户 现在正在设计 PCB 布局、希望消除时钟反射问题。
    因此、考虑使用源阻抗匹配技术、该技术通过使驱动器源阻抗与布线阻抗相同来吸收驱动器侧反射的信号。
    为了实现这一点 、我们需要知道 CAL_CLK_OUT 引脚的源阻抗。
    您能否为我提供该引脚的源阻抗？

    另一个问题是 、如果布线长度足够短 、我们就不需要考虑反射问题。
    在 不考虑反射的情况下、我们可以使用多大的布线长度？

    此致、
    雅丽塔

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    TI__Guru**** 2390755 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Yaita-San、

    与典型 LVCMOS 逻辑一样、源阻抗很高。 我建议我们使用上升/下降时间来估算布线长度、而不会对反射产生影响。

    在33pF 电容的典型负载下、上升/下降时间预计为4ns。 请尝试将布线长度保持在4英寸以下。

    此致、Nasser