[参考译文] TLK10232：10GBASE-KR 自动协商和链路训练

您好！

1) 1)数据表显示 HS PLL 倍频器需要为16.5x、但默认值为20x。 启动过程中没有提到对其进行更改？

正确、根据数据表、在156.25MHz REF_CLK 下以10.3125Gbps 运行时、高速 PLL 倍频器需要为16.5x。

表3-1. 10GBASE-KR 模式的特定线路速率和参考时钟选择：

2) 2)我们执行的另一项测试是、我们能够禁用/启用 FPGA 侧的链路训练、TLK10232反映 了 AN_STATUS 寄存器的 AN_LP_ANability 中的正确值。 因此、似乎正在进行某种通信。 但是、当我们以相反的顺序执行此操作时、FPGA 根本没有检测 到 AN_LP_异 能。 您是否有任何建议来调试我们无法获取 HS_AGC_LOCKED 或通过自动 协商和链路训练成功的原因

您需要检查的一些项目：

• 是否可以确认正在为 KR 操作配置 MODE_SEL 引脚和寄存器1E.0001位10？ 如果使用第45条模式、对于 KR、SW_PCS_SEL (寄存器1E.0001位11)应设置为1。

表2-3. TLK10232工作模式选择

• 您能否 确认在 TLK PHY 器件上启用了链路训练？ 请参见下面的相关寄存器位。

表8-68. LT_RAIN_CONTROL

因此、

Rodrigo Natal

HSSC 应用工程师

Rodrigo、

ST=0且 MODE_SEL =0。  SW_PCS_SEL 也设置为1。 LT_RAIN_CONTROL 也设置为默认的0x02、并启用 LT_training _enable。

您是否有任何建议来调试我们无法获取 HS_AGC_LOCKED 或通过自动 协商和链路训练成功的原因。 启动过程显示这应该被锁定。  

- Mike

您好！

我还没有解释为什么 HS_AGC_LOCKED 未置为有效。 如果您设置 HS_AGCCTRL[1：0]=B10来强制衰减器关闭、您是否能够启动 KR 链路？

-Rodrigo

Rodrigo、

如果我强制衰减器关闭、我就不会再取得任何进展。 我也看不到任何设置的故障位、表示自协商失败或链路协商失败。 这是否表示该零件从未尝试过自动协商或连接序列？ 我们可以特别查看的寄存器是否表明存在 TLK10232或 FPGA 设置方面的问题？

- Mike

尊敬的 Mike：

• 您可以尝试通过下面的位检查您是否能够触发培训重启。

表8-68. LT_RAIN_CONTROL

• 请参阅 TLK10232数据表表8-69至8-73、其中介绍了各种 LINK_training 状态和控制寄存器。 在下面显示的寄存器上捕获高级 LT 状态。

www.ti.com/.../tlk10232.pdf

表8-69. LT_RAING_STATUS

此致、

Rodrigo Natal

HSSC 应用工程师

Rodrigo、  

触发重启链路训练也不会让我再继续。

我尝试后退一步、禁用自动协商和链路训练。 我看到 PCS_FAULT 位被置位。 是什么导致该故障位被置位？ 我也无法使 PC_loopback 正常工作。  

对于硬件是否按预期工作的完整性检查、我是否可以执行任何简单的步骤？

- Mike

您好！

如果在 FPGA Tx 上禁用 KR 链路训练并仅输出10.3125Gbps PRBS 数据、TLK 器件是否能够锁定此高速数据并运行其 PRBS 校验器而不会出现任何错误？ 有关 PRBS 测试模式配置说明、请参阅 TLK 数据表。

因此、

Rodrigo Natal

Rodrigo、

我正在尝试您以前的建议。 我们正在将英特尔的示例项目用于10GBASE-KR PHY、并且仍在努力使 AN 和 LT 正常工作。 使用此示例项目、我现在在 CHANNEL STATUS_1中设置 RX_FIFO_OVERflow 位。 导致此溢出的原因是什么？

此外、如果我禁用 FPGA 内核中的序列发生器并发送 PRBS31位模式、则会看到 HS_AGC_LOCK 位变为高电平(我之前从未锁定过该位)。

如果尝试和 LT、则设置 AN_STATUS 中的 REMOAL_FAULT 位、并在 LT_RAIN_STATUS 中设置 LT_START_Protocol。  

您是否有基于上述信息的进一步建议？

- Mike

• 相关：使用此示例工程、我现在在 CHANNEL STATUS_1中设置 RX_FIFO_OVERflow 位。 导致该溢出的原因
  • 在10GKR 和10G 模式中、高电平表示接收数据路径(CTC 或时钟容差补偿) FIFO 中发生了溢出。
  • 问题：您是否尝试减小数据包大小或降低利用率(即传输的空闲时间更长)？
  • 问题：对于10G KR 的 REFCLK、您是否使用低抖动时钟？ 根据数据表： 应使用低抖动参考时钟、其频率精度应在传入串行数据速率的±200PPM 以内(标称数据速率的±100PPM)。

因此、

Rodrigo Natal

HSSC 应用工程师

Rodrigo、

忽略我之前的帖子、我认为我在 FPGA 示例设计中将 PRSBEN 引脚悬空、这导致了这个问题。 解决该问题后、我现在可以在链接上看到 An 和 LT 的尝试。 我实际上看到 LT_RX_STATUS 位变为高电平。 但是、我从未看到 AN_COMPLETE 位被置位。 问题是、就我所能知、FPGA 和 TLK10232会尝试 An 和 LT、然后发生故障、然后重新开始该过程。 如果我禁用 FPGA 中的 An 超时、这会无限期地发生。  

因此、在我现在的位置、这两个部分似乎正在通信、但在整个链路中存在数据完整性问题。 我尝试最大化 HS_Swing 值，但没有成功。 对于优化"高频、长传输线"、您还有其他建议吗？ 我正在尝试通读10GBASE-KR 链路优化指南。

我也无法调整 FPGA 中的增益、因为当我尝试将 TLK10232置于测试图形模式时、FPGA 似乎看不到任何内容。 就我从数据表和启动过程中可以看出、我应该只需设置 PCS_TP_CONTRAINL=0x10、就可以在输出上启用 PRBS31。 是这样吗？ 如果是、我无法使 FPGA 锁定到其接收器上的任何 PRBS31数据。  

- Mike

• 如果需要对 TLK Tx 到 FPGA Rx 的链路情况进行额外优化、则 TLK 具有输出后标和前标去加重功能。 我建议调整这些 Tx EQ 参数。 请参阅下表中的参数 TWPOST1、TXPRE 和 TWPOST2。  在这些参数中、我希望 TWPOST1能够提供最大的帮助。  

表8-9. HS_SERDES_CONTRAL_4

• 对于 FPGA Tx 到 TLK Rx 链路情况、TLK 具有自动自适应 Rx EQ (DFE + FFE)、无需终端用户配置。 除此之外、可以调整 HS_EQPRE[2：0]参数(见下表)以调整 Serdes Rx 前体均衡器设置

• 除了设置 PRBSEN=1、对于 PRBS、您唯一需要做的其它配置是为 PRBS31设置 HS_TEST_PATT_SEL[2：0]=B111。 请参阅数据表表表8-22。

因此、

Rodrigo Natal

HSSC 应用工程师