[参考译文] DP83640：同步时钟输出

Hariharan、您好！

如果我理解正确、您将尝试执行速率校正、如链接应用手册的第3.1节所述：

您能更详细地描述您的设置吗？ 对 PHY 进行编程的确切脚本是什么？

谢谢、

Nikhil

感谢你的答复，Nikhil，S，但它不是3.1，它的3.2阶段提审，我做了一切，如3.2，即设置这些寄存器以及 BMCR 和 PAGESEL 等基址寄存器。 但我没有得到10MHz 的输出时钟。 我对寄存器配置执行了 MDC、MDIO 串行管理的 Verilog 代码。

我刚才 在中对同步时钟输出进行了澄清、说明这些寄存器是否足够或者我需要分配更多的寄存器

Hariharan、您好！

您可以参阅链接的主题以了解其他信息和更详细的过程：  

如果您有任何疑问、请告诉我。

谢谢、

Nikhil

感谢您的回复，我们将会对此进行详细介绍。

毫无疑问、如果我要同步两个板、

两个电路板将具有自己的 FPGA 时钟、参考时钟的振荡器、物理层的发送时钟和接收时钟。

对于 MII 模式、我们仅使用三个时钟：一个参考时钟、一个发送时钟、一个接收时钟。

如果我将数据包时间戳传输到从机、我的主时钟是什么、从机时钟如何知道这是主时钟。如果我使用100Mbps Tx clk 是25MHz、MDC clk 是25MHz、那么我说的是主时钟。

如果我想将电路板用作主器件和从器件、那就是我只能使用 RMII。 因为在 MII 中没有主从模式。

Hariharan、您好！

正确、如果您希望使用主/从配置、则必须使用 RMII 接口。 我不清楚你的另一个问题。 您的硬件设置是什么？您使用的是什么 MAC 接口？

谢谢、

Nikhil

感谢您的回复 Nikhil、

我想将三个 FPGA 板同步、一个作为主板、另两个作为从板、因此您可以说、要使用此功能、我应该在 RMII 接口而不是 MII 中配置所有三个板。

我前面的问题是、根据主时钟、从时钟将进行右调整。 主时钟是什么、这正是我为该时钟提供的位置。

(您可以说它将根据时间戳进行调整、S 它将会。但我的问题是发送时间戳的时钟、是主时钟。)

在 MII 中、我们仅使用三个 clk REFCLK、TX_CLK、RX_CLK。我不是在这里给出主时钟、而是从器件如何调整其时钟。

我的硬件设置是 Zynq 板、它具有 DP83640。我认为我可以使用 MII 模式、但没有主从配置。

Hariharan、您好！

我们将研究您的问题、并将在下周一之前提供反馈。

谢谢、

Nikhil

正如我在上一个问题中所说的、通过 改变 PTP_COC 寄存器中的值来配置时钟输出引脚至(250MHz 除以整数 N 值)。 时钟输出引脚没有变化、我只有连续25MHz 的频率。 因此、我尝试通过读取 操作来检查寄存器值。 但它给出了16位的0。 可能是什么问题。 要么我必须降低 MDC 时钟频率、要么它不取我给出的值

我们的动机是为 这种情况配置两个以上的 FPGA 板、我们首先尝试配置时钟输出引脚。 为了配置和检查上述操作(配置时钟输出引脚)、我在 DP83640中使用了数据和时钟引脚。

MDC 引脚

MDIO 引脚

复位引脚

Clock_out 引脚

5.TX_CLK 引脚

感谢您的回复 Nikhil、非常感谢。 会尝试的。

没问题！ 我希望这对您有所帮助。 如果您有任何进一步的问题、您可以打开一个新主题。

谢谢、

Nikhil