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[参考译文] DP83640:DP83640无法正常工作

Guru**** 2387830 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/954780/dp83640-dp83640-cannot-work

器件型号:DP83640

尊敬的先生

我们的绘图仪是 Xilinx Zynq SoC、我们使用 DP83460作为 PL 以太网。

我们有两个项目、Xilinx Zynq 7000 (XC7Z020)和 Zynq UltraScale+(XCZU3EG)。

Xilinx Zynq 7000 (XC7Z020)工作正常。(PL 以太网、带 DP83460)。

但 Xilinx Zynq UltraScale+(XCZU3EG)(PL 以太网、带 DP83460)不起作用!

我们已经检查了以下项目

1)电源(3.3V、0V)=>正常

2) 晶体/振荡器输入 (X1)(25MHz)=>正常

3)信号

  - RESET =>高电平(3.14V)

  - MDIO、MDC =>高电平(3.3V)... 不知道它是否适用于寄存器配置

  -(TX CLK、TX EN)=(50MHz、750mV)... 其中 Xilinx Zynq 7000 (XC7Z020)在(25MHz、50mV)下工作正常

  -(RX CLK、RX DV)=(50MHz、50mV) ... 其中 Xilinx Zynq 7000 (XC7Z020)在(25MHz、50mV)下工作正常

是否有任何建议可解决 Xilinx Zynq UltraScale+(XCZU3EG) (PL 以太网与 DP83460)问题?

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    您好!

    您能否提供此应用的原理图? 50MHz 的 RX_CLK 表示 PHY 处于 RMII 模式、而 Xilinx Zynq 可能处于 MII 或 RGMII 模式。 您能否提供您所针对的 MDI 和 MAC 接口要求的概述?

    此致、
    Justin  

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    >您能否提供您所针对的 MDI 和 MAC 接口要求的概述?

    很抱歉,我不能完全理解你的意思。 您是否愿意解释更多内容?

    我们使用 Xilinx SOM (模块上系统)。

    Avnet_AES-zu3eg-1-som-i-g

    https://www.element14.com/community/docs/DOC-91270/l/zynq-ultrascale-3eg-som

    我们需要驱动 Xilinx Zynq UltraScale+(XCZU3EG)(PL 以太网、带 DP83460)@ 10/100MHz

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    您好!

    您表示 RX_CLK 测量50MHz,这意味着 PHY 可能处于 RMII 主模式。 RMII 主设备是您要设计的 MAC 设置吗?

    您能否确认寄存器0x0017中的 MAC 设置?

    您能否确认是否能够与链接伙伴建立链接? 寄存器0x0001是否指示链接成功?

    此致、
    Justin