大家好、
我的客户正在项目中进行 EDVT 测试，他们发现 MCU I2C (EFR 至 I/O 扩展器)通信时序不符合规格。
有关详细信息，请参见下图。 请帮助您仔细检查是否可以接受。 并期待您的反馈。
谢谢
tsp：尖峰计时图。
以及客户在400kHz 时钟下的测试。 tsp 约为382ns、大于50ns
在100kHz 下进行测试。 tsp 约为412ns、大于50ns
Bobby、
感谢您的回答。 但目前客户强调此 tsp 不符合规格、因此我不知道如何说服此计时正常。
谢谢
[引用用户="Bobby"]
如果我们想在此处指定、则需要根据 I2C 规范 v2.6第48页表10的符号[3]将数据线保持在低电平300ns
"器件必须在内部为 SDA 信号提供至少300ns 的保持时间(相对于 SCL 信号的 VIH (min))、以桥接 SCL 下降沿的未定义区域。"
如果客户想要解决此问题、则必须在主器件释放总线之前在 ACK 事务上添加300ns 或更长的保持时间。 根据您的示波器快照、Δ 值约为400ns、因此我建议保持时间为500ns。
不过、我认为这不是必需的、因为它不会导致信号完整性问题、并且是大多数系统中的常见监督。
-Bobby
[/报价]
你好、Bobby
感谢您的解释。
但我还不清楚、如果我们的主器件 THD：DAT 不符合规格、那么其他两个 I2C 从器件为什么没有尖峰时间。 其中一个是 BQ35100、这是 TI 的监测计 IC、另一个是 ALS 传感器。
我们只想了解 TCA9554A 发生这种情况的原因。
总之，很高兴得到您的支持。
谢谢、
Jay
