[参考译文] SN75176B：SN75176B

Kshitij,

您能否确认第二次示波器捕获中的波形？ 也就是说、哪个通道是哪个信号、我很好奇这是否与加电时序相关。

此外、如果可能、切换到 THVD1550可能是一个好主意、它是此器件的更新、更可靠的设计版本。

此致、

Eric Hackett

您好 Eric、

感谢您的回复、

应答第一个查询：

第二个示波器中的波形

CH1：无、 Ch2：VCC、  Ch3：TXDIOL (信号 D)、 CH4：差分信号 A

我想提醒您一点、您可以在 第二个示波器(使用 UC 80C32)中观察到信号 D 几乎跟随 Vcc、而在示波器1 (使用 UC 89S52-24JU)中、信号 D 延迟2.5mSec 到 VCC。 不确定此条件是否有效。

此外、我还想知道、每次上电时 、SN75176B 看起来都在驱动 RS485线路、不知道原因、因为信号 D 在该时间之前处于低电平、不应对差分线路产生任何影响。 但我们仍会在每次上电时观察到通信错误。   

应答至第二个查询：

到目前为止、我们还不能使用建议的替代器件、因为 模块目前正在生产 中、要使用替代器件、我们需要进行广泛的资格认证。 我们没有足够的时间来完成当前客户订单   

Kshitj、

是的、我注意到、我想知道在 VCC 上电期间总线驱动电路是否在驱动器使能电路之前激活了一小段时间、 并且驱动器能够在短时间内根据 D 输入驱动总线。 这也可能基于斜坡速率。 这似乎不符合逻辑、但斜坡速率和上电时序似乎是两种设置之间最明显的差异。

在 VCC 加电时、总线干扰发生时是否有可能将 D 线保持在高电平？ 还是在 D 加电后为 VCC 加电？ 此外、在发生干扰的情况下、能否在示波器上用 A 信号观察 B 信号？

此致、

Eric、

信号 D (引脚4)上已经有3.83K 欧姆的上拉电阻器。 我将其更改为1K 欧姆、以形成更强的上拉电阻。 仍然没有改善。

我做了另一项修改、即在驱动器使能引脚(DE、引脚3)上添加了1K 下拉电阻器。 我看到了一些改进、即干扰现在随机出现、而不是每次上电。 在进行此修改后、我观察到、每当出现毛刺脉冲时、信号上升到 VCC 延迟2.5ms。否则、它遵循 VCC。正如前面的示波器2 (使用 uC 80C32SBAA)中所示。

在第2个实验中

我进一步强上拉475欧姆、因此我观察到干扰幅度从1.2V 降至800mV、同时时间持续时间也显著缩短。 并观察到、干扰表现的频率也会降低、大约在加电6到7次之后。 我移除了下拉电阻器以检查影响。 实际上、无论是否存在下拉电阻器、它都不会产生影响。

我检查了其他差分信号 B、但没有在那里观察到任何毛刺脉冲。 它仅出现在信号 A 上    

Kshitij,

明白了、我想知道是否可以保持 D 为高电平、因为 VCC 甚至开始上电、我想查看 D 引脚的状态是否会在上电时产生影响。

为了再次澄清、您之前提到了第二个示波器屏幕截图中的信号包括 VCC、D 和 A、但在这篇文章中、您提到了 DE 信号上升。 我将假定这意味着 D 信号上升。  这仅在 AT89S52-24JU 时发生、对吧？ 当发生毛刺脉冲时、D 加电的延迟是始终为2.5ms 还是每次都不同？ 此时处理器是否有任何驱动 D 的东西、或者它是否仅通过 VCC 上的上拉电阻器变为逻辑高电平？

我将在实验中测试这个、看看我是否可以复制它。 在随干扰发生而发送的第一个屏幕截图中、您可以看到 D 尝试跟随 VCC、然后有一些东西将其下拉。  AT89S52-24JU 在上电过程中会拉低 D 线、这是在超出电压阈值后释放引脚之前的某种复位模式。 该阈值看起来是~4V。 在上电期间、看起来这个收发器有一个小窗口、在这个窗口中、总线驱动器将驱动 D 引脚状态、而不管 DE 的状态如何。 我不确定的一件事是、为什么干扰宽度和幅度会随着上拉电阻器的强度而变化。

您是否可以通过任何方式提供系统原理图、还是仅提供 RS485收发器和处理器连接？ 如果您不愿意在 E2E 上发帖、可以通过单击我的用户名并直接向我发送电子邮件来查找我的电子邮件。

此致、

Kshitij,

我今天收到了器件、并将开始测试。 您是否有任何更新、您是否能够获得更多信息？

此致、

Eric、
感谢您提供信息、我单独发送了一封邮件、其中包含了部分原理图和说明。