[参考译文] XIO3130：在下行流端口中不生成时钟

您好！

我们将对此进行研究并返回给您。  您是否查看过以下勘误表？  有一个与下行参考时钟相关的项目。

此致、

相位

尊敬的 Alpesh：

您仍有问题吗？ 勘误表中的权变措施是否有助于任何操作(即在热插拔模式下操作器件)？

此致、

I.K.  

尊敬的 I.K.：

感谢您的回复。

勘误表中的解决方法对我们没有帮助、因为它与我们的问题无关。

根据我们的应用、我们在正常模式下使用 EEPROM (您还可以参考先前与您共享的原理图)。

问题在第一个线程上进行了说明，但仍未解决。

请从您的角度进行检查、并建议您的宝贵反馈。

此致、

Alpesh。

您的器件在正常模式下运行、因此可能与勘误表中的问题相关。 您是否尝试过解决方法？

此致、

I.K.  

尊敬的 I.K.：

我们知道、要在热插拔模式下运行 XIO3130、设计中应存在热插拔控制器、在该控制器中、我们不会使用任何热插拔控制器来控制 PCIe 端口的电源、因此我们无法在热插拔模式下运行电路板。

根据勘误 解决方案2、在热插拔模式下运行 XIO3130、因此我们在 EVM-XIO3130中编写用于热插拔模式的 EEPROM、并根据 SLLU108 (EVM 用户指南)第1.3节进行必要的跳线和开关设置。
结果：-上电后、UP_PERST#将状态从低电平更改为高电平、但 DN1_PERST#、DN2_PERST#、DN3_PERST#通过 OUT 和时钟保持低电平状态、而不是从下流端口生成。

我们还在 EVM-XIO3130中以正常模式写入 EEPROM、并根据 SLLU108 (EVM 用户指南)第1.2节进行必要的跳线和开关设置。
结果：-加电后、UP_PERST#将状态从低电平更改为高电平、 DN1_PERST#、DN2_PERST#、DN3_PERST#也将状态从低电平更改为高电平、并且时钟在 PERST#的同时生成、但在15ms 后禁用。 请参阅随附的图像。

我们还想知道、生成 DN#_REFCKO 和 DN#_PERST#的要求是什么。  

另请查找适用于我们设计的正常模式和热插拔模式的 EEPROM 文件。

请提供您的建议。

此致、
Alpesh

e2e.ti.com/.../XIO3130-Normal-Mode.txte2e.ti.com/.../XIO3130-HotPlug-Mode.txt

尊敬的 Alpesh：

您能否确认是否遵循了数据表中的加电序列(提供如上所示的示波器截图)？ 此外、您能否尝试切换 GRST#引脚或暂时将其接地以查看其是否有任何影响？

此致、

I.K.  

尊敬的 I.K.：

根据您的建议、我们尝试通过手动(在 EVM XIO3130中)将 GRST 保持在低电平并使其变为高电平、但不会在下游端口上生成时钟。

我们已检查下行端口信号的上电序列。

我们还将天线与电路板连接、并检查下行端口信号、但未生成时钟。

请找到以下图片供您参考。

观察结果：-  

• 下游端口的参考时钟在 DN_PERST 的同时仅生成10ms、然后生成低电平。

查询：-

REF 时钟进入 XIO3130中的 UP_Stream 端口、因此我的问题是：

XIO3130是否有任何特定的设置来将这个上流时钟切换到特定的下流端口(共三个)？

如果是、那么如何使该设置正确？

如果 EEPROM 是答案、那么我们需要该详细信息。

此致、

Alpesh

Alpesh、

您能否检查 XIO3130上游的加电序列并验证其是否与数据表中的序列兼容？ 此外、您能否验证 RSVD 引脚(A13、B12、C04、P01、D04)是否已正确端接(请参阅数据表中的引脚说明)？  

此致、

I.K.

尊敬的 I.K.：

我们已经检查了 XIO3130上游的加电序列、它符合数据表的要求。  

还要根据 数据表验证 RSVD 引脚(A13、B12、C04、P01、D04)端接。

请找到以下图片供您参考。  

您能帮助我了解以下查询吗？

参考时钟进入 XIO3130中的 UP_Stream 端口、

XIO3130是否有任何特定的设置来将这个上流时钟切换到特定的下流端口(共三个)？

如果是、那么如何使该设置正确？

如果 EEPROM 是答案、那么我们需要该详细信息。

请提供您的建议。

此致、

Alpesh

尊敬的 Alpesh：

我认为没有用于将上行时钟切换到特定下行端口的设置。 不过、我看到一个寄存器允许您禁用参考时钟输出。 您能否检查偏移 D4H (通用控制寄存器)的状态是什么？  

此外、我今天在实验室中查看了这个问题、当 PCIe 设备插入相应的下行端口时、我可以看到 XIO3130EVM 上的下行时钟正常。 默认情况下、EVM 配置为正常模式运行。 如果下游端口上没有任何内容、则不会生成时钟。  

此外、您是否已检查 天线板是否存在任何问题？ 如果您的 PC 直接插入电路板而不是 XIO3130、您的 PC 是否能够识别该电路板？

此致、

I.K.  

尊敬的 I.K.：

感谢您提供宝贵的信息。

我无法将天线板直接连接到我的 PC、因为天线板和 PC 中的 PCIe 端口连接器不同。

今天、我已经读取了天线板和 XIO3130之间的信号。

请检查图像以及测试表、包括每个信号的读数。

观察结果：-

1) 1)对于下游、仅在10ms 内生成 Radio1_REFCLKn、然后禁用。
2) 2) Radio1_REFCLKn 和 Radio1_PERST_N 同时从低电平变为高电平、两者之间没有任何延迟。
3) 3)在上电时、信号 Radio1_W_DIS_N、PCIe_WAKE_123和 Radio1_Clkreq 首先在1V 停留10ms、然后达到3.3V。

请检查读数和图像。 同时检查信号的电压电平和信号序列、并分享您的宝贵想法。

此致、
Alpesh。

e2e.ti.com/.../XIO3130_2D00_Antenna_2D00_Signal.xlsx

尊敬的 I.K.：

有更新吗？

请提供您解决此问题的建议。

此致、

Alpesh。

尊敬的 Alpesh：

很抱歉耽误你的时间。 您的天线板是否具有某种信号所需的序列？ 例如、我认为 REFCLK 必须在 PERST 被置为无效之前的一段时间内处于激活和稳定状态、并且不应同时出现。

此致、

I.K.  

尊敬的 I.K.：

天线板是第三方板、具有用于自定义天线的模式、并且他正在使用一些 Qualcomm / Atheros 模块来实现该模式。

天线板制造商建议遵循"PCI_Express_Mini_CEM_12.pdf"获取信号序列。

我已附上相同的 pdf 供您参考。
我还准备了这个项目的同一 pdf 中的图表、此文档附在此处。

下面是我们的测试观察结果。

1) CLK REQ_L =>在插入天线模块之前它是高电平、在插入天线模块之后它变成低电平、这意味着电路板与模块握手=>正确行为
2) PERST、WIFI DIS =>在插入天线模块之前它们都是低电平，之后它们都是高电平=>正确的行为
3) 3)应已生成 PCIe_CLK。 但是没有 CLK 信号。===>PCIe 交换机需要生成时钟。

根据我在上述 PDF 中的理解、下面是电源序列的步骤、

• 首先、3.3V 将是稳定的
• CLKREQ 将在3.3V 电压下100us 内为低电平。
• REFCLK 将在3.3V 电压下以大约9mS 的时间开始。
• 在1ms wrt 3.3V 后、PERST 将为高电平。

在本例中、

1) 1) PCIe_CLK 仅在下游10ms 内生成、然后禁用(低)。
2) 2) PCIe_CLK 和 PERST 同时从低电平变为高电平。 它们之间是否需要任何延迟？ 如果是、该延迟将如何控制或变化？
3) 3)此处 CLK REQ 信号为低电平、即使时钟不处于稳定状态。

请参阅之前对话中的测试图像。

请分享您的想法。

此致、
Alpesh。

e2e.ti.com/.../PCI_5F00_Express_5F00_Mini_5F00_CEM_5F00_12.pdf

您好、alpesh、

从上面可以看出、我认为问题是下游时钟试图在下游 PERST#被置为无效的同时出现。 因此、我相信您需要找到一种方法来延迟 PERST#失效、以便为下游时钟的生成提供足够的时间(~100us)。 您能否尝试在下游 PERST#上添加电容器以生成延迟？

此致、

I.K.  

尊敬的 I.K.：

感谢您的建议。

很抱歉、由于我尝试对 EEPROM 配置文件进行不同的迭代、因此我的回复很晚。

根据您的建议、我已经尝试在 PERST 信号上放置电容器(不同的值)以生成延迟、但无法成功获得时钟。

然后、我们将切断 PCB 上的 PERST 迹线、并使用10K (POT)和10uF 添加 RC 时间延迟电路。

当我们将电阻值保持在1.4K 以上时、时钟将成功生成、低于1.2K 时、时钟将不会生成。 这里是 EEPROM 中的正常模式文件(由 TI 提供)。

结果：-
通过在 EEPROM 中添加正常模式文件的 RC 延迟来生成时钟。

观察结果：-
当我们使用 TI 提供的正常模式文件对 EEPROM 进行编程并使用 RC 延迟计时器时、时钟会正确生成。 但是、当我将同一个文件更改为其他/修改的文件时、也会从 TI XIO3130论坛获取该文件、该文件具有根据用户应用要求修改的寄存器值、并且具有相同的 RC 延迟计时器、因此不会生成时钟。

请找到 EEPROM 文件-正常模式(TI)和修改后的文件。
我们渴望了解负责时钟生成的 EEPROM 文件更改。

请检查 EEPROM 文件并分享您的观点。

此致、
Alpesh。

e2e.ti.com/.../0523.XIO3130_5F00_Server.txte2e.ti.com/.../6518.XIO3130-Normal-Mode.txt

尊敬的 Alpesh：

我可以在修改后的 EEPROM 中看到、您要将12h 写入寄存器偏移 D4H。 该寄存器的位1为 REFCK_DIS、您要向其写入1、这将禁用 REFCK。 这可能是您的问题吗？

此致、

I.K.  

尊敬的 I.K.：

感谢您的宝贵意见。

当我们使用正常模式文件时、会生成时钟。

在 EEPROM 文件中、我们将 EEPROM 字节地址31、3F 和4D 处的值从12h 更改为90h、改为相关的配置寄存器地址 D4h、但不会生成时钟。 在这里、我们根据应用要求在 EEPROM 文件中进行更改。

在我们的设计中、/WAKE 引脚连接到天线板、因此我保留了 EEPROM 字节地址4的值04h 以配置寄存器地址 B8h。

根据 B8h 说明、

"唤醒或信标。 该位控制唤醒事件是使用 WAKE 引脚还是通过信标传输发出信号。
0–信标模式、
1–唤醒模式。"

当我将这个位设置为"1"时、时钟不会生成、而是设置为"0"时钟生成。

这里的"0"表示信标模式。

什么是信标模式？我们应该如何确定哪种模式适用于我们的应用？

我是否应该在信标模式下操作电路板、因为该引脚连接到天线板？

此致、
Alpesh。

尊敬的 Alpesh：

您可以在实施指南的第3.8节和第6.1节 中找到 Beacon 的说明：http://www.ti.com/lit/an/slla295a/slla295a.pdf

信标是默认设置。 由于时钟是生成的、因此您应继续使用此设置。

此致、

I.K.  

尊敬的 I.K.：

很抱歉耽误您的回答、感谢您提供详细信息。

我已将详细信息发送给终端客户、他将进行检查。

我获取更新后、会随时向您发布。

此致、

Alpesh。