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器件型号：DP83867IR 您好！
您能告诉我 PHY 规范中的 TSkewR 吗？ 我想知道 TSkewR 关于 GTX_CLK 和 TX_D/CTRL 之间延迟的裕度(最小值/最大值)。
根据 RGMII 的规范、我认为在接收 PHY TX 信号时、可以在 PHY 端设置时钟和数据之间的延迟偏斜。
我发现发送端的 MAC 器件中存在不均匀的情况。 为了满足 RGMII 规范、需要调整 PHY 中的 T歪 斜率以吸收这种情况。 也就是说、我们需要配置 RGMII_RX_DELAY_CTRL 已调整。
遗憾的是、我认为数据表中描述的是 RGMII 规格、而不是 TX 的 PHY 裕度。
此致、
肯什
