我们在芯片上看到了一些我们试图进一步表征的行为、但从较高的层次来看、似乎表明在芯片的输出端生成了随机脉冲、而在输入端未看到。
- 器件本身是否有任何功能、在偏斜输入信号(具有2个时钟延迟)后、该功能会向输出/主机发送一个标志/等效启动脉冲？ 这在很大程度上发生在通道0引脚(1、2、23、24)上
- 偏移消除功能是否可能导致任何不可预见的问题？ 我们是否有办法将其关闭并完全将芯片用作转接驱动器？
- 由于通道0是用于低功耗模式的特殊双向通道，我们是否可能以不同的方式终止它？
谢谢、
Nick
过去、我们在通道0上实施了上述更改、但其他通道却不实施、 我想知道这是否会导致我们的串扰问题。
下面是我看到的误差：当我查看 DPHY440器件的输出(下图中的蓝色线)时、在远端(当前未端接)测量、我在示波器上得到该值：
您可以想象、该脉冲可能是由各种因素引起的。 到目前为止、我已经排除了终端(上述所有终端均已移除)、电源电压噪声(电源轨中存在一些噪声、但此处不是耦合噪声)以及同步开关输出的可能性(无论如何、较新的 FPGA 最好平衡这一点)。
目前、除其他因素外、我还考虑来自构成 MIPI 接口的其他三个差分对信号的噪声耦合。 如果是这种情况、我想知道是否可以关闭所有通道上的 LP 路径。 从器件的角度来看、这是否正常？ 在这样的配置中运行时、我应该注意什么？
谢谢、
Nick
尊敬的 David：
正如建议的那样、我尝试在所有路径上关闭 LP 模式。 但是、它不能正常工作、如下所示：
然后、我决定在所有路径上打开 LP 模式(基本上与上述设置完全相反)；正如预期的那样、通道0停止传输高速信号。 然而、有趣的是(并且是第一次)、当输入信号在 LP 模式电平上切换时、我看到 runt 脉冲实际上与事件保持一致(fyi： 新的琥珀色信号是相邻的通道1 TX、该信号显然只是沿细线麻醉、不受径向脉冲的影响)：
然后、我想知道如果我仅在通道0上禁用 LP 模式(只需将寄存器61更改为0x1E)、会发生什么情况、 我得到以下图像、其中 runt 脉冲幅度似乎减小(这导致我认为器件内部有一条路径在通道0上强加路径)：
为了进行推测、我认为在输入侧的 LP 模式到 HS 模式转换期间会有一些开启/关闭的情况、这在某种程度上会穿过输出侧的通道0。
是否有列出了所有这些寄存器的完整文档、您可以与我们分享？ 我想知道输入侧的动态端接是否在这里产生影响。 由于通道0是唯一可以双向的通道、因此有一些共享线路会反馈该运行脉冲？
谢谢、
Nick
尊敬的 David：
我在这些线路上使用有源差分探头、因此我被迫进行直流耦合。
但是、如果您想查看引脚的直接/单端输出、则可以看到单端 FET 探头视图(再次进行直流耦合、但显示了大约210mV 的适当 Vcmtx、以及大约180mV 的摆幅)：
此外、在另一个注意事项中、我还能够捕获 TI 器件的1号导通通道(引脚21和22)上的低功耗模式单端输出：
应该注意的是、我无法看到通道0 (引脚23和24)输出在 LP 模式电平上切换。
谢谢、
罗汉
尊敬的 David：
下面是该设置的波形图(黄色表示差分探头输入、红色和绿色表示单端输出)、您可以看到干扰仍然存在：
但是、自从我在那里之后、我尝试了更多的设置、并意识到以下设置：
为我提供了一个非常干净的输出(主要是因为输出现在被削波为1.2V、而不是在差分模式返回时)：
对于我们的应用、消除干扰至关重要。 您是否发现上述设置有任何问题？
谢谢、
罗汉
