This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DP83867IR:如何操作 DP83867IRRGZ 的环回模式

Guru**** 2810885 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/857445/dp83867ir-how-to-operate-loopback-mode-of-dp83867irrgz

器件型号:DP83867IR

大家好、

我的客户在 PHY DP 83867上有一些问题、目前结果是。

  1. MDIO 接口正在工作、我可以通过 MDIO 接口读取 PHY 寄存器。
  2. 但 MAC 和 PHY 之间的数据总线无法正常工作。

 

他们的问题是:

  1. 如何确保总线在回路模式下工作?
  2. 如何控制 MAC 以发送原始数据并比较  返回值?
  3. 您是否有测试示例代码?

谢谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Feng、

    1. 数据表的"8.4.4环回模式"部分介绍了 PHY 内的不同环回模式、包括需要配置哪些寄存器来启用不同的环回模式。
    2. 您必须参阅此 MAC 数据表
    3. 您在寻找什么测试代码? 要将 PHY 设置为环回、您需要通过 SMI 接口(MDIO/MDC)向写入所需的值。

    谢谢、

    Vibhu

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    大家好、Vibhu、

    感谢您的回复。

    货币 PHY DP83867现在可以工作、我认为它是由 FPGA 时钟设置和引脚分配问题引起的。

    但客户还有另一个问题。

    如何在 Linux 器件树中定义 RX/TX 内部延迟值?

     

    示例:

    以太网 phy@0{

          reg =<0>;

          TI, Rx-interne-delay = ;

          TI, TX-INTERNA-DELAY = ;

          ti,fifo-depth =

       };

     

     

     

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Feng、

    我建议尝试 RGMII TX 和 RX 延迟。 所需的偏斜取决于电路板的设置方式以及布线长度。 您不必更改 FIFO 深度是否有使用此控件的原因?

    谢谢、

    Vibhu