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[参考译文] PCA9306:Issue:升高电压和尖峰电压

Guru**** 2763595 points

Other Parts Discussed in Thread: PCA9306

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/848766/pca9306-issue-step-up-voltage-and-spike-voltage

器件型号:PCA9306

你(们)好

    以下 是我的客户的问题:

  

  1. 在其原理图中、有一个大约0.25V 的升压电压、在 sda1、sda2、SCL1和 SCL2中应该为0V。  您能帮我分析升压电压源、并根据其设计和升压电压推荐一个上拉电阻值(R115 R116 R117 R118)吗?

2、SDA 从0变为0.25V 时、在 SDA 的每0状态下也会产生1V 尖峰电压、在 SDA1和 SDA2中持续0.15us。  ,整个系统仍然正常工作、I2C 数据可以正常读取和写入您能帮助分析尖峰电压源吗?如何解决这些问题?

3.在他的新原理图中,他将使能引脚连接到1.8V,但他知道数据表中不建议使用此连接,所以他想知道如果他必须进行此更改会产生什么负面影响?

此致、

黄威斯利

 

现场应用工程师、中国

德州仪器(TI)半导体技术(上海)有限公司

手机:+86-189-2449-8998

电子邮件:wesley-huang@ti.com

    

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    您好、Wesley、

    总线上的不同器件是否可能具有不同的"VOL"电平、其中一些接近0V、另一些接近250mV?  这就是我的样子。  我说、由于低电平幅度的变化往往在8位后发生、这意味着另一个器件可能会在位9上拉低以确认字节传输。  (此外、PCA9306不应引入这些类型的电压漂移-从电气角度而言、当任一侧处于低电平时、它将仅充当较小的串联电阻。)

    同样、发生尖峰的可能性最大、原因是在一个器件释放总线和另一个器件将其拉低(例如、发出"ACK"信号)之间存在一定的时间间隔。

    可以将 EN 连接到1.8V。 其影响是、PCA9306仅在任意一侧降至~1.2V 以下时才会在通道之间导通。 这可能会略微增加传播延迟。  请告诉我、这是否不清楚、或者您是否有任何其他问题。

    此致、
    最大

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    您好、Max

              感谢您的回复! 我还有两个问题要问:

    1.我能否通过调整 RPU (R115 R116 R117 R118)来减小两个 VOL 电平之间的差异 ?

    2.根据他的设计,您是否认为上拉电阻值合适,如果不合适,您是否可以根据他的设计和升压电压推荐上拉电阻值(R115 R116 R117 R118)?

    3.如果尖峰 是 由于一个器件释放总线与另一个器件将其拉低之间的时间间隔造成的,接下来我可以做什么来解决或缩小它?

    此致、
    Wesley

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    Wesley、

    您是否看到任何通信问题?  如果没有,那么这些都不是问题,您不需要更改任何内容。  不过,如果您想减小 VOL 电平的差异,我建议使用更高的上拉电阻。  这应该减少每个 I2C 驱动器在低电平期间需要灌入的电流、因此即使其中一个驱动器具有更高的有效下拉电阻(导致0.25V 阶跃)、输出低电压振幅也会降低。  尖峰是一个时序问题–在一个节点释放总线和另一个节点将其下拉之间存在延迟。  也许最好在软件中解决这个问题、但是更高的上拉电阻和更大的负载电容将有助于使其平稳输出。

    此致、
    最大

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    您好、Max

    1.我不太理解"将 EN 连接到1.8V 是可以的。 其影响是 、PCA9306 仅在两个通道之间的电压下降到~1.2V 以下时才会开始导通。 这可能会略微增加传播延迟。 您能否更具体地解释 EN 到1.8V 为何会导致延迟? 以及如何重视该延迟?

    2.我的客户通过一个200k 电阻连接到1.8V 的 EN、您能帮我再次检查 这种连接吗?

      

    此致、
    Wesley

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    您好、Wesley、

    PCA9306使用 EN 引脚上的电压作为何时"连接"两侧的基准。 在建议的配置中、该电压为 Vcc1 + Vth (请参阅图6)。

    当基准电压低于该值(Vcc1)时、两侧必须拉低、然后 PCA9306才开始传播低电平。 虽然基准电压仍远高于典型值、但该点将在信号的下降沿出现、器件将在该下降沿开始做出反应。 这实际上表现为通过器件的较大传播延迟。  

    如果可以接受略微增加的传播延迟、那么通过这种方式、我们可以接受 EN。  

    您能否确认新原理图中的 Vcc2和 Vref2之间也存在200k Ω 或类似电阻? 如果在 Vcc2 > Vcc1 + Vth 时不执行此操作、则可能会有大电流从 Vcc2流经器件。  

    此致、

    Eric