[参考译文] DS90UA101-Q1：DS90UA101-Q1配置问题

是否有人有机会查看上述请求？

您能否给出一个时间范围来说明您何时能够提供信息？

感谢您对此的帮助！

Richard Elmquist

Richard、
您可以参阅在线提供的产品文档。

他们为什么不想配置解串器器件？ 我不确定是否遵循为什么需要从解串器侧提供 BCK 和 LRCK。

如果您可以通过电子邮件将应用程序的方框图和详细信息发送给线程所有者、我认为可以离线查看。

帕拉尼阿潘
我将通过电子邮件向您发送图表。
感谢您对此的帮助！
Richard Elmquist

Darryl、
这就是我从他发送的图中看到的。 我遇到的问题是如何在串行器上接收这些时钟并将它们与数字麦克风配合使用。 他有可能吗？ 我本以为麦克风通常会这样做。 在我看来、麦克风会提供必要的接口盒、以确保数据正确对齐。 如果他从其他地方提供这些麦克风、我不知道他实际上是如何同步这些麦克风的。 您同意我在这里的想法吗？ 客户是否可以如图所示执行此应用程序？ 请告诉我。
感谢您对此的帮助！
Richard Elmquist

Darryl、
您是否有机会查看我在11月提出的问题？
请告诉我您的想法、以便我可以回复客户。
感谢您对此的帮助！
Richard Elmquist

您好 Richard、

麦克风需要转换为 I2S 格式(我们的芯片不会这样做)
SCK 必须由源提供、并且它还必须与 LRCK 和 BCK 同步、以使其正常工作。
每个麦克风的 SCK 是否独立？

此致、
Darryl

Darryl、
我将找到这些问题的答案、并在客户仍有任何问题时发布这些答案。
感谢您对此的帮助！
Richard Elmquist

Darryl、

以下是客户对安装 ROM 的说明：  

现在进行同步：BCK 和 LRCK 由 FPGA 同步提供、用作数据处理和与计算机的通信。 该 BCK 和 LRCK 随后在解串器侧的 PCB 上提供、在这里它们与 DS90LV049一起传输到两个差分对中、并由驱动器驱动、用于长 Cat7线迹。 在布线结束时、串行器侧 PCB 上的均衡器将接收这些数据。 然后、BCK 和 LRCK 由收发器 SN74LVC245A 驱动、以拆分8个麦克风。

因此、麦克风将获得 BCK 和 LRCK、并将其 I2S 数据发送到串行器。 4条 I2S 数据线(8个麦克风)将反相、为串行器提供直流平衡信号、以便我将8条 I2S 数据线连接到串行器。 BCK 和 LRCK 也将被发回，但只有因为还有两个输入可用，可以用来校正信号、同步或检查解串器输出的延迟...

串行器 PCB 上的倍频器将提供串行器所需的 SCK。 因此、这就是 SCK 与 PCB 上提供的 BCK 和 LRCK 同步的原因。 乘法器现在与一个12的乘法一同工作、这样我获得一个36MHz 的频率、与 BCK/LRCK 同步。

然后、串行数据将由驱动器驱动、并在解串器 PCB 上的均衡器接收到的长迹线的另一端驱动。 数据到达解串器、并将被传输到我的4个 I2S 数据、4个反相 I2S 数据以及传输的 BCK 和 LRCK 中。

解串器也首先需要 SCK。 解串器的 SCK 由解串器侧 PCB 上的倍频器以与串行器侧相同的方式提供。 但该乘法器使用 FPGA 的 BCK！ 因此、我们得到一个乘以12的36MHz SCK、但最终得到了解串器侧的 SCK 的延迟/偏移。 正如我在 MAX9206的数据表和‘DS92LV1224“初始化”一节中看到的那样，串行器和解串器首先锁定在‘本地时钟(我的 SCK)上，该时钟可能与内部 PLL 相同或单独’(TI 的数据表)。 完成该操作后、串行器和解串器将同步 ‘… 解串器检测总线 LVDS 输入端的边沿转换，并尝试锁定嵌入式时钟信息。 这就是它的工作方式以及在我的情况下它的工作方式、电缆长度为许多米(测试高达50m)、至少是我在示波器上看到的。 但是、在软件中、在1米长的电缆长度后、我会得到一个坏/大噪声信号。 正如我说过的、我认为这可能是 FPGA 传出的 bck 和传入的 I2S 数据的延迟/偏移导致的。 我测量到、IC 和1米电缆的延迟接近75ns、这可能是软件能够正确检测信号的限制。

今天、我获得了不同的 FPGA 硬件和软件、可以在其中设置传出 BCK 和传入 I2S 数据的延迟、然后我将对其进行测试。 我将向您通报新结果。

您是否看到他设置此功能的方式以及他如何“同步”时钟的任何问题？ 这可能是他在使用均衡器的情况下接收信号时遇到问题的原因。 为了便于参考、您可以使用我之前发送的高端图来显示他正在使用的 IC 的位置。

如果您对客户有任何其他问题、请告诉我。

感谢您对此的帮助！

Richard Elmquist