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[参考译文] DP83867CR：TX/Rx 延迟和 Tx FIFO 深度

admin
Guru**** 2540720 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/698315/dp83867cr-tx-rx-delays-and-tx-fifo-depth

器件型号：DP83867CR

 您好、E2E、

有关83867的快速问题。

RGMII TX/RX 延迟-这些寄存器是否严格用于长度补偿？ 如果总线匹配、我们是否有理由不将这些设置为最小值？  

TX FIFO 深度-我们可以对此进行解释、 还是可以指出数据表中的说明位置？

感谢您的帮助！

此致、

Russell

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    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Russell、

    如果 RX 数据线路与 RX_CLK 匹配、则必须在 PHY 或 MAC 中实现内部延迟。
    TX 路径也是如此。 如果没有延迟、所有边线都对齐、您将没有足够的设置时间。

    FIFO 深度与线路驱动器时钟到本地参考时钟的偏移量有关。
    如果没有 FIFO、您可以使路径溢出、因为这两个时钟未同步。
  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    感谢老板 Ross！