[参考译文] 接口论坛

您好、王、

您是否曾尝试先使用 DSI 调谐器和测试图形发生器、以确保您可以先从 DSI84获取输出以进行显示？

您使用的是什么显示器？ 您如何计算 LVDS CLK？ 使用此公式， 我得到 LVDS 像素 clk = 1920×1080×60×1.105 =~137.48 MHz。

您是否尝试将 H 前沿设置为60或48？

3. 您是否检查了 DSI 输入和 LVDS 输出上的链接时间？ 除了 CH*_ACTIVE_LINE_LENGTH (活动像素数)外、无需将水平或垂直视频 CSR 配置与 DSI 输入值匹配。 换句话说、只要满足线路时间、LVDS 侧的消隐参数就不需要与 DSI 侧的消隐参数完全匹配。 但是、活动像素始终需要匹配。

4、 CHA_SYNC_DELAY、如数据表中所述、该域控制像素时钟中的延迟、从 DSI 上接收到 HSync 或 VSync 到 LVDS 接口上传输的延迟。

您可以使用此公式计算 SYNC_DELAY

SYNC_DELAY >(((DSI_HPW + DSI_HBP)* LVDS_Mpix/s / DSI_Mpix/s)-(LVDS_HSYNC_PW + LVDS_HBP)

DSI_Mpix/s = DSI_CLK * 2*通道数/BPP

同步数据包在时间上的位置至关重要、因为这会直接影响显示面板的视觉性能； 也就是说、在延迟编程到 CHA_SYNC_DELAY_LOW_HIGH (CSR 0x28.7：0和0x29.3：0)之后、这些数据包会在 LVDS 接口上生成 HS 和 VS (水平和垂直同步)信号。 因此、LVDS 输出速率似乎与 DSI 输入速率不匹配。 您是否检查了您的线时间  

谢谢、

扎赫

你好 Zach，

感谢您的重播。

我们使用 DSI 调谐器生成寄存器配置仅供参考、但我们不使用测试图形发生器来显示。

显示分辨率为1920*1080。 我们根据显示规格计算 LVDS CLK。 使用了典型的时序。 请参阅下面的屏幕截图。

我们可以通过以下公式获得 LVDS CLK：PIXEL Clock=H_TOTAL x V_TOTAL x Frame Rate =1100 x 1125 x 60 =(960+60+20+60) x (1080+15+15+15) x 60 = 74.25MHz

H 前沿为60、H 脉冲宽度为20、H 后沿为60、V 前沿为15、V 脉冲宽度为15、V 后沿为15。 帧速率为60Hz。

在 i.MX8侧、 H 前沿为120、H 脉冲宽度为40、H 后沿为120、V 前沿为15、V 脉冲宽度为15、V 后沿为15。  帧 速率 为60Hz。  

DSI CLK=2*LVDS CLK*24/(2*4)=445.5MHz。 测试值也是445.5MHz。

H 前沿的测试值为48、但设置值为60。

我们没有检查链接时间、因为 DSI 调谐器只能在 Windows 10中部分显示。  对于单 DSI 至双 LVDS 应用、V 参数相同、即 i.MX8中的 H 参数

是 SN65DSI84侧 V 参数的两倍。 您的意思是、我们只需要在  DSI 和 LVDS 之间保持 CH*_ACTIVE_LINE_LENGTH 相同？  您能告诉我原因吗？ 我找到一个

有关如何配置 SN65DSI84的文档。 链接如下、DSI 时序与 LVDS 时序相匹配。

 [常见问题解答] SN65DSI84：如何将 SN65DSI84和 SN65DSI85配置为单通道 DSI 转双通道 LVDS -接口论坛-接口- TI E2E 支持论坛

4.SYNC_DELAY >(((DSI_HPW + DSI_HBP)* LVDS_Mpix/s / DSI_Mpix/s)-(LVDS_HSYNC_PW + LVDS_HBP)

DSI_Mpix/s = DSI_CLK * 2*通道数/BPP

SYNC_DELAY ＞（40+120）*(2*74.25MHz)/(445.5MHz * 2 * 4 / 24)-(20+60)= 80。  请 帮您检查结果。

对于单个 DSI 至单个 LVDS 应用、SYNC_DELAY ＞0？

此致、

灵动

你好 Zach，

感谢您的重播。

我们使用 DSI 调谐器生成寄存器配置仅供参考、但我们不使用测试图形发生器来显示。

显示分辨率为1920*1080。 我们根据显示规格计算 LVDS CLK。 使用了典型的时序。 请参阅下面的屏幕截图。

我们可以通过以下公式获得 LVDS CLK：PIXEL Clock=H_TOTAL x V_TOTAL x Frame Rate =1100 x 1125 x 60 =(960+60+20+60) x (1080+15+15+15) x 60 = 74.25MHz

H 前沿为60、H 脉冲宽度为20、H 后沿为60、V 前沿为15、V 脉冲宽度为15、V 后沿为15。 帧速率为60Hz。

在 i.MX8侧、 H 前沿为120、H 脉冲宽度为40、H 后沿为120、V 前沿为15、V 脉冲宽度为15、V 后沿为15。  帧 速率 为60Hz。  

DSI CLK=2*LVDS CLK*24/(2*4)=445.5MHz。 测试值也是445.5MHz。

H 前沿的测试值为48、但设置值为60。

我们没有检查链接时间、因为 DSI 调谐器只能在 Windows 10中部分显示。  对于单 DSI 至双 LVDS 应用、V 参数相同、即 i.MX8中的 H 参数

是 SN65DSI84侧 V 参数的两倍。 您的意思是、我们只需要在  DSI 和 LVDS 之间保持 CH*_ACTIVE_LINE_LENGTH 相同？  您能告诉我原因吗？ 我找到一个

有关如何配置 SN65DSI84的文档。 链接如下、DSI 时序与 LVDS 时序相匹配。

 [常见问题解答] SN65DSI84：如何将 SN65DSI84和 SN65DSI85配置为单通道 DSI 转双通道 LVDS -接口论坛-接口- TI E2E 支持论坛

4.SYNC_DELAY >(((DSI_HPW + DSI_HBP)* LVDS_Mpix/s / DSI_Mpix/s)-(LVDS_HSYNC_PW + LVDS_HBP)

DSI_Mpix/s = DSI_CLK * 2*通道数/BPP

SYNC_DELAY ＞（40+120）*(2*74.25MHz)/(445.5MHz * 2 * 4 / 24)-(20+60)= 80。  请 帮您检查结果。

对于单个 DSI 至单个 LVDS 应用、SYNC_DELAY ＞0？

此致、

灵动

大家好、Linging、

看起来您使用的是单 DSI 转双 LVDS DSI CLK 方程。  

对于单个 DSI 至单个 LVDS 应用、您将需要使用单个 DSI 转单个 LVDS DSI CLK 公式。  对于单路 DSI 至单路 LVDS = LVDS CLK*24/(2*4)。

此外、您是否正在使用支持双通道 LVDS 的显示屏？  

谢谢、
扎赫