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器件型号：DP83869HM 主题中讨论的其他器件： DP83869
您好！
我正在使用 DP83869HM 开发集线器、我在 PHY 调试中挣扎了好几天、但我没有弄清楚根本原因。 您能否帮助我解决以下问题、让我清楚地了解物理层工作？
在 MII 和 RGMII 模式下、TXCLK、XI 和 RXCLK 是否在同一时钟域中？ 我想使用相同的 PHY 器件来发送接收到的数据、是否需要使用 FIFO 在 FPGA 代码中实现不同的时钟数据同步？
2.在 MII 模式下、应使用哪个时钟边沿(上升沿或下降沿)来锁定 RX 和 TX 数据？ RGMII 模式如何？
3.如何配置为 MII 模式？ 在 MII 模式下、如何将 GTXCLK/TXCLK 引脚配置为 TXCLK？ 还是在 MII 模式下自动为 TXCLK？
4.如果我使用 MII 模式、TXCLK 应从 DP83869输出、它是否与 XI clk 同步？ 如果是、我能否仅使用 XI clk 来锁定我的 TX_DATA？
如果我使用 RGMII 模式且仅需要100Base-Tx、TXCLK 应输入到 DP83869、能否仅使用一个 CLK 源(来自 FPGA)来驱动 XI 和 TXCLK 引脚？
6.如何验证 DP83869HM 物理层是否正常工作？ 链路状态是否可以显示物理层中的一切正常？
非常感谢！
Rachel
