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[参考译文] SN65LVDS93A:输入时钟脉宽持续时间

Guru**** 670150 points
Other Parts Discussed in Thread: SN65LVDS93A
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1265333/sn65lvds93a-input-clock-pulse-width-duration

器件型号:SN65LVDS93A

您好!

输入时钟规格。 下方。

 -输入时钟周期 Tc : 7.4 ns ~100 ns

  换句话说、时钟频率= 10 MHz ~ 153 MHz

 -高电平输入时钟脉宽持续时间: 0.4Tc ~ 0.6Tc

我 在40MHz 处从控制器进入时钟  、但占空比为30:70。

器件是否能够正常工作?

我认为它没有问题、原因是

 最短高电平输入时钟脉宽持续时间为2.96ns (= 7.4 * 0.4)  

 我的输入时钟脉冲宽度持续时间为7.5ns 、大于最小值。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    普通 LVDS 发送器只关心最小脉冲宽度(传播延迟)。 但 SN65LVDS93A 需要将其 PLL 与输入时钟同步、这就要求脉宽比接近50%。 您的30%/70%比率超出规格、无法保证正常工作。

    (如果您的控制器可以输出80 MHz、则可以将其分频为理想的40 MHz 信号。)

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    感谢您的答复。 我明白了。