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[参考译文] DP83869HM:3 PHY 芯片之间时钟分配的好方法。

Guru**** 2393725 points
Other Parts Discussed in Thread: DP83869HM, LMK00105

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1292554/dp83869hm-good-approch-for-clock-distribution-between-3-phy-chip

器件型号:DP83869HM
主题中讨论的其他器件: LMK00105DP83869

您好!

我们正在研发符合 TSN 标准的器件、并且我们拥有3个 DP83869HM、我的问题是哪种方法可以分配25MHz 时钟?

1) 1)使用时钟缓冲器并将时钟分配给全部三个 PHY、或  

2) 2)使用以太网 PHY CLK_OUT。 (25MHz 时钟--> PHY1 XI、  PHY1 PHY CLK_OUT    --> PHY2 XI、PHY2 PHY CLK_OUT --> PHY3 XI)

  

此致、

P·帕特尔

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    您好、  

    从 PHY 的角度来看、只要初始信号满足 PHY 标准、就不会出现问题。 但是、我建议与时钟缓冲器团队核对、以便获取他们对此事的意见、从而进行再次核对。

    此致、

    格罗姆

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    感谢 Gerome 的快速回复。

    我想 我们正计划使用时钟缓冲器(LMK00105)、因为它的 最大偏斜为25ps、而 DP83869具有+/- 600ps。

    此致、

    P·帕特尔