[参考译文] SN65LV1023A：发送的数据模式似乎会中断 SN65LV1224B PLL

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添加一些更多上下文信息：

• 我们可以看到!锁定信号在原来的文章中所描述的数据模式下会变为高电平约1/100倍。
• 10.51 MHz
• 系统采用多点配置、其中单个 SN65LV1224B 通过 Cat5e 电缆连接到多个 SN65LV1023A。 一次只有1个发送器将加电(！PWDN / EN)、等待 PLL 稳定、发送 SYNC 模式(！LOCK 信号始终为低电平)、发送缓冲数据包(用于处理器 DMA 校准)、发送数据包、然后断电以等待下一个发送器的开启。

除了数据表声明、您对于 SN65LV1224B 中的 PLL 有没有其他详细信息？：
"解串器将保持锁定状态、直到它在连续四个周期内无法检测到相同的数据边界(停止/启动位)。"

我们想知道在什么情况下 SN65LV1224B PLL 将失去锁定并将! lock 信号置为高电平。 数据表明确指出、RMT 图形只会增加锁定时间、但不会影响解串器状态。 因此、奇怪的是、数据模式可能会产生一种情况、使解串器难以精确检测起始位和停止位。

您好 Kyle：

我猜是您提到的 RTM 模式可能是问题所在。 具有连续模式[01010....] 输入上的脉冲没有问题。 但具有两个连续输入、如 D0、D1或 D4、D5和01010。 会导致问题并阻止解串器锁定。 但是、您在上一篇文章中提到、在相同的数据模式下、此操作仅发生1/100次。

如果 RTM 模式确实是问题所在、我想你会发现解锁更频繁。

此致、

约什

你好、Joshua、

我们很想认为 RMT 模式可能与之相关。 我唯一的迟疑是、数据表中明确指出"请注意、RMT 图形仅影响解串器锁定时间、解串器锁定后、只要每个周期发生相同的数据边界、RMT 图形就不会影响解串器状态。"

许多其他传输测试我们100%成功、这意味着我们的 TCLK 和 REFCLK 信号必须具有足够好的质量。 所以、我不想相信数据模式会造成解串器无法确定数据边界的情况。

此致、

您好 Kyle：

通常、时钟容差是这些器件的首要问题。 我们经常看到它。  

但是、 我也认为这不是 TCLK 和 RECLK 时钟容差、因为您已经运行了其他传输测试、没有任何问题。

此致、

约什