[参考译文] SN65MLVD040：时序特性

admin

Other Parts Discussed in Thread: SN65MLVD040

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：SN65MLVD040

您好！

我正在进行时序分析、该分析使用 SN65MLVD040传输 CLK 和数据。在数据表中、列出了 MLVDS 总线驱动器和接收器的输出偏斜和脉冲偏斜。这两个参数对我来说都会影响4个通道上上升沿和下降沿的时间校准。输出和脉冲偏斜之间是否存在关系？ (即输出偏斜是否已包含脉冲偏斜？)

谢谢

0 admin 2 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

大家好、Jason、

我将和我们的一名系统工程师探讨这些器件、看看他们是否能帮助我理解这一点。数据表似乎未显示这些参数的定义/波形。我对脉冲偏斜的解释是上升沿和下降沿之间可能存在多大的失真/差异。我不确定这里定义的输出偏斜是什么。

-鲍比

0 admin 2 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

大家好、Jason、

我与之前的系统工程师交谈过、他说过、输出偏斜基本上是同一器件的两个通道之间的通道间偏斜。

示例：将相同的输入应用于1A-B 和2A-B、可以看到1R 和2R 的输出不相同。 1R 的转换比2R 快50ps、因此在本例中、1R 的输出偏斜比2R 早50ps。

-鲍比

0 admin 2 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Bobby：

如果我们假设采用 DDR 操作、以便数据在上升沿和下降沿随时钟移入、那么1R 和2R 之间的最坏情况偏差是否=输出偏移+脉冲偏移1R +脉冲偏移2R 之间？

杰森

0 admin 2 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

大家好、Jason、

这对我来说似乎很合理。如果我们假设时钟是"真"信号、数据会发生变化/偏移。那么输出偏斜的最坏情况就是最大值。脉冲偏斜最坏的情况是、一个通道更快地转换为最大值、另一个通道转换为最大值远远晚于最大值(即脉冲偏斜1加脉冲偏斜2)。

-鲍比

接口（参考译文帖）(Read Only)