[参考译文] DS125DF1610：高 BER、在菊花链中使用多个重定时器

您好！

10nF 交流耦合电容的截止频率高于0.1uF 耦合电容、这可能会使信号失真。 我建议将这些电容器替换为0.1uF 电容器、以检查 BER 性能是否有所提高。

客户可能已经知道、但我想强调的是、DS125DF1610在接收器引脚上具有内部交流耦合。 因此、仅在发送器引脚上需要外部交流耦合。

外部交流耦合电容通常用于 REF_CLK 引脚、但基准时钟上的任何抖动都不会传播到 HS 信号。 只要基准时钟符合数据表规格、我就不需要在此处添加交流耦合电容器。

我有几个问题可以更好地了解客户的系统。

1. BER 的目标是什么？ 是1E-11吗？
2. 您能否分享一个系统方框图、以便更好地了解哪些器件采用菊花链连接、以及 DS125DF1610如何适应该系统？
3. 您能否共享 DF1610上所有相关通道的寄存器转储？ 我想回顾各种状态/设置、以便提供进一步的建议来提高 BER 性能。

此致！

卢卡斯

您好、Lucas、

我们尝试在收发器引脚上使用100nF、结果是相同的。

我们将相同的机器与 QSFP 铜缆上的10GBASE-KR 连接起来。
信号由 FPGA 生成、经过一些内部处理和一些内部连接器后、信号会通过 DS125DF1610发送到 QSFP 连接器。
它通过 QSFP 连接器和 DS125DF1610在另一台机器上接收、发送到交叉点并通过另一个 DS125DF1610重新发送到 QSFP 连接器。
最后、由连接到交叉点的 FPGA 在最后一个机器上读取信号。

连接2台机器后、没有错误(两个 FPGA 后面有4个 DS125DF1610和3个交叉点)。
对于3台机器、有时会发生一些错误、但主要通过 FEC (6个 DS125DF1610和2个 FPGA 后的4个交叉点)来纠正这些错误。
对于4台机器、误差是系统性的、通常无法纠正(两个 FPGA 后有8个 DS125DF1610和5个交叉点)。

QSFP 电缆上的眼图良好。

你有什么想法吗？

马蒂厄、您好！

我有几个问题可以帮助您更好地理解系统并提出调试建议。

1. 您提到您将10GBASE-KR 与 DS125DF1610配合使用。 是否禁用了自动协商和链路训练？ DS125DF1610不支持这些功能。
2. 您能否分享一个方框图、其中显示包含在信号通道中的每个组件以及每个 DS125DF1610单元上的通道映射/交叉点配置？ 我无法从描述中理解您的设置。
3. 您在每个 DS125DF1610上使用哪些非默认设置？
4. 您能否在所有相关 DS125DF1610器件的所有相关通道上共享完整的寄存器转储？ 我想查看各种状态和设置以提供进一步的调试建议。

此致！
卢卡斯