This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DP83867IR:内部上拉和下拉电阻的最小最大值是多少

Guru**** 2943400 points

Other Parts Discussed in Thread: DP83867IR

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1375804/dp83867ir-what-is-the-min-max-values-internal-pullup-and-pulldown-resistors

器件型号:DP83867IR

工具与软件:

输入引脚(例如 RESET_N、MDC、TX_D (0:7)等)的内部上拉下拉电阻器的最小值和最大值是多少?

数据表指出输入的 Iih 或 IIL 为最大输入电流10UA。

这表明内部上拉电阻值为250000欧姆、Vdd=2.5V。

这似乎是错误的。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、William、

    正常运行期间、输入应为高阻态。

    内部 PD 电阻器为~9k +/- 30%、但该阻抗仅在上电的 Strap 配置阶段可见。

    您能说明一下此处的问题或困惑吗?

    谢谢!

    Evan

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    我们计划从  处理器(LS1028A)的 GPIO 引脚驱动 DP83867IR 的 RESET_N 引脚。 上电时、在处理器配置 GPIO 引脚以驱动 DP83867IR RESET_N 引脚之前会有延迟。 因此、 将添加一个外部下拉电阻来使 DP83867IR 保持在复位状态、直到处理器 GPIO 输出变为有效状态。 此附加电阻的最小/最大值将取决于 DP83867IR 中的内部上拉电阻值  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    感谢您的澄清。 请假设此引脚为9k。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    谢谢。 您是否具有9K 电阻值的容差或随温度变化的任何特性数据?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    9K +/- 30%是我所掌握的信息。

    对于 RESET_N、V (IL)= 0.7V (VDDIO=3.3/2.5V)-在超过 VIL 之前、PD 可灵活选择。

    谢谢!

    Evan

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    感谢您的帮助。

    由于数据表对于带有内部电阻器的输入没有单独的 Iih 和 IIL 规格、是否有计划更新数据表以添加此信息?