[参考译文] DP83867IR：直接替代产品

尊敬的 Bhagavath：

镜像模式在内部重新映射 PHY 通道端口：

在这种情况下、由于电路板布线/电缆/ RJ-45连接器上发生了一些端口交叉、因此似乎需要镜像模式。

谢谢！

Evan

e2e.ti.com/.../Magjack.pdfe2e.ti.com/.../6472.ETHERNET-Schematics.pdf

感谢 Evan 的快速响应。

我已经附上了原理图和连接器图、大家可以看到它们是一对应的。 我还检查了电缆、连接是一对一的。

只有为 LED_0引脚安装自举电阻器时、电路板才能工作。

尊敬的 Bhagavath：

感谢您分享原理图、我同意连接看起来没有交叉、应该在没有镜像模式的情况下工作。

您能否在工作和故障情况下共享地址0x11和0x31的寄存器读数、以便我可以确认自举设置是否按预期设置？

谢谢！

Evan

尊敬的 Evan：

下面是寄存器读取值。

在 LED_0 (引脚47)上连接上拉/下拉电阻时：

尊敬的 Bhagavath：

感谢您共享寄存器。 寄存器0x11 = 0xBC3E 表示 PHY 在通道上检测到由于导线交叉而导致的反向通道极性。

再次检查原理图和磁插孔图、我看不到任何交叉线。 您能否共享布局文件、以便查看符号是否可能反转或以某种方式交叉？

谢谢！

Evan

谢谢 Evan。

共享布局文件的问题需要咨询客户。 您能不能发送您的电子邮件 ID 以便我共享 brd 文件。

我看到一些线程、其中表示 DM83867具有一周内的驱动器和1.8V IO 电源。 这是真的吗？ 有人说电源电压升至2.5V 后、RGMII 读取问题得到了解决。 我没有任何选项来更改1.8V 的 IO 电压。

 从读取寄存器值中可以观察到一个现象、我们通过 strap 配置电阻将0000设置为 PHY 地址、而将读取值0101。 我不确定驱动程序是否在配置过程中过度使用该值。 我的软件工程师说、他在读取寄存器时也会获得很少的其他值。

同时、我们正在检查是否有任何 RGMII 环回测试代码可用。

此致、

Bhagavath

尊敬的 Bhagavath：

请将布局发送至 e-mayhew@ti.com

能否分享有关自举寄存器读取的更多详细信息？ 我假设这是用于 PHY 地址的寄存器0x6E、您的同事是否在多次读取时看到值发生了变化？

分享此信息后、我可以确认这是1.8V IO 驱动器还是其他原因造成的。

自举配置可能会被覆盖、因为处理器驱动线路并影响启动期间 PHY 引脚上的电压、但该值在自举锁存之后应保持静态。

请确认对于扩展寄存器、寄存器读取/写入序列遵循此常见问题解答：

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1271487/faq-extended-register-space-access-for-ethernet-phys

"读取/写入(无后增量)操作"

谢谢！

Evan

感谢 Evan 先生、

您是否希望我们反复读取0x6E 并检查数据是否发生变化？ 还是在多个电源打开/关闭条件下？

关于镜像启用、您是正确的。 由于连接器占用空间中的引脚分配错误、端口 A 和 D 以及端口 B 和 C 在连接器中互换。 在连接器封装中、引脚1至6映射、类似地、引脚7至12映射。 所幸的是、该误差与 DP83867的端口镜像功能完全匹配。

具有1.8V IO 电压的 Zynq7000 FPGA 和 DP83867之间是否存在任何已知问题？ 我已在其他项目中将 DP83867连接到 Zynq UltraScale+、并且运行良好。 使用 Zynq7000时、MII 环回(将第14位设置为 BMCR 0x0000寄存器的高电平)失败。

另一个问题是设置时钟偏差。 在 UltraScale+板中、Tx 和 Rx 时钟的默认偏斜设置(2ns)均有效。 在 Zynq7000电路板中、我们尝试了几个偏斜选项、但没有成功。

我会在本周每天问几个问题,希望你不会介意。

此致、

Bhagavath

尊敬的 Bhagavath：

[报价 userid="385135" url="~/support/interface-group/interface/f/interface-forum/1388691/dp83867ir-drop-in-replacement/5315454 #5315454"] 从读取寄存器值中观察到的一个问题是、我们通过 strap 配置电阻器将0000设置为 PHY 地址、而不是读取值0101。 我不确定驱动程序是否在配置过程中过度使用该值。 我的软件工程师说、他在读取寄存器时也获得很少的其他值。

在一个下电上电周期中重新读取寄存器时、您看到的值是不同的还是在多个下电上电周期中仅看到不同的值？ 我对产生不同0x6E 值的任何情况都感兴趣、因为此寄存器应具有静态配置。

Unknown 说：

由于连接器占用空间中的引脚分配错误、连接器中的 A 和 D 端口以及 B 和 C 端口已交换。

很高兴我们在这里找到原因,并感谢意外引脚映射是可以接受的镜像模式。

Unknown 说：

具有1.8V IO 电压的 Zynq7000 FPGA 和 DP83867是否存在任何已知问题？ 我已在其他项目中将 DP83867连接到 Zynq UltraScale+、并且运行良好。 使用 Zynq7000时、MII 环回(将 BMCR 0x0000寄存器的第14位设置为高电平)失败。[/QUOT]

此处不存在已知问题。 如果使用1.8VDDIO、MDC/MDIO 在这个 电压域、并且 MDC/MDIO 事务有效、我预计寄存器读取/写入不会有任何问题。 是否专门只是0x0[14]而无法更改、在那里可以修改和准确回读其他位？

Unknown 说：

另一个关于设置时钟偏移的问题。 在 UltraScale+板中、Tx 和 Rx 时钟的默认偏斜设置(2ns)均有效。 在 Zynq7000板中、我们尝试了几个偏斜选项、但没有成功。

这在很大程度上取决于布线长度和布局造成的延迟。 如果可以探测 MAC 线路并读取时钟和数据之间的延迟、则可以更快地收敛于正确的延迟设置。 否则、建议迭代延迟设置、直到在 MAC<->PHY 之间看到有效数据包为止。  

谢谢！

Evan

[/quote]

感谢 Evan 先生的详细答复。

关于 PHY 地址、在 Zynq7000中的 RXD 线上有一些默认的上拉电阻、这 改变了 PHY 地址。 当禁用这些上拉时、我们始终将 PHY 地址作为0 (根据我们的自举设置)。

关于 MII 环回、我们在设置0x0[14]时没有问题、但环回测试失败。 MDC/MDIO 正在为我们完美地工作。

为我们、RGMII 接口发生故障。 我们能够在所有10/100/1000速度下自动协商并建立链路。 我相信 RGMII 接口将不会在自协商过程中使用、而是通过 MDC/MDIO 使用。 我需要做一些研究。

此致、

Bhagavath

尊敬的 Bhagavath：

以千兆位速度通信是否失败？

RGMII 时序要求在1000M 中很严格、因此 通常需要使用地址0x32和0x86进行寄存器调优。

我建议使用以下测试用例：

- 0x32[1：0]='00'(TX/RX 对齐模式)

- 0x32[1：0]='11'(TX/RX 移位模式)

- 0x86[7：0]= 0xFF (移位模式下 TX/RX 延迟= 4ns)

- 0x86[7：0]= 0x33 (移位模式下 TX/RX 延迟= 1ns)

由于更容易满足10/100M 速度的这些时序要求、因此以较低的链路速度进行测试是确认延迟设置的另一种方法、是 根本原因。

谢谢！

Evan

尊敬的 Evan 先生：

我们尝试以10Mbps 速度运行。 明天尝试以上设置。

谢谢

Bhagavath

尊敬的 Bhagavath：

听起来不错、如果可以、请分享最新动态。

谢谢！

Evan