[参考译文] DS160PR810：关于 ds160pr810的问题

尊敬的 Jimmy：

请允许我们多花一天时间查看您的问题并提供反馈。

此致！
David

大卫、您好：

感谢您的答复。 我还有一些问题：

3. 转接驱动器是一款低延迟器件、仅可增加90-120ps 的速率。 我不会期望出现问题。

--是的,转接驱动器的延迟相对较低,但其他部分的布线非常长,导致高延迟和重大损失。 这也是我们使用转接驱动器的原因。 我认为这将是转接驱动器等使用场景中会遇到的一个常见问题。 你有什么建议吗?

4. 我不认为这是特征。 但是、PCIe 规范允许16GT/s 的最大通道间输出偏斜高达1.25ns (PCIe 4.0)、因此我不会在此处看到太多问题。

——这对我们来说是一个非常重要的问题,因为 PCIe CEM 协议要求 AIC 上的通道间偏移应小于0.35ns,这对于像我们这样的路由非常长的情况是不够的。 系统板上的通道间偏斜要求为1.25ns。 我们需要知道任何两个转接驱动器之间的通道间偏差、以便控制整个链路、从而满足 AIC 的要求。

尊敬的 Jimmy：

3.使用 AIC 格式的转接驱动器时、这通常不是问题。 请注意、此器件已经过 PCI-SIG AIC 标准验证、列在 PCI-SIG 集成商的列表中： https://pcisig.com/developers/integrators-list?field_version_value%5B%5D=4&field_il_comp_product_type_value=All&keys=texas+instruments 

4.抱歉,我列出了最大的系统通道间偏移。 我仍然不认为这是一个问题。 您是否预计 AIC 上每个通道的布线会变化大于2英寸？

此致！
David

您好、David：á lez

感谢您提供问题3的信息。 问题4及其他两个问题的答复如下。 请帮助确认：

4. 抱歉、我已经列出了最大系统通道间延迟。 我仍然不认为这是一个问题。 您是否预计 AIC 上每个通道的布线会变化大于2英寸？

我们不希望  每条通道的路由(十六)变化大于2 英寸。 为了满足这一要求、我需要知道不同转接驱动器引起的通道间偏斜(也被计为布线长度差异)。 您能提供吗？

5. 多少功率 布线延迟、通道间延迟或差分对延迟(P/N) ？ 目前、当我们考虑 AIC 的时序问题时、我们假设转接驱动器不起作用、因此我们要求从 ASIC 芯片到金手指的链路的总延迟和偏斜、包括 PCB、连接器、电缆和转接驱动器、 不应超过 PCIe 协议的要求。
6. 我们还需要知道转接驱动器的差分对偏斜(P/N)、以便评估链路是否可以满足 PCIe AIC 协议的要求。  

尊敬的 Jimmy：

• 转接驱动器是应用 CTLE 和平坦增益的模拟器件。 转接驱动器不补偿布线延迟或通道间偏斜。 通道的 P/N 应紧密匹配、小于或等于5mil。
• 转接驱动器的器件通道间偏差在数据表表表6-6中列出。 如上所述、我的理解是器件之间的通道间偏斜没有表征。
• 我需要在内部进行检查、以查看是否有更多可用数据。

您能帮助我们了解您的 AIC 上当前估计的传播延迟吗？

此致！
David

您好、David：á lez

关于转接驱动器的对内偏斜(P/N)和器件之间的延迟差异、您有没有要分享的任何信息？

下图显示了应用的延迟和插入损耗信息。 您认为此设计存在任何问题吗？

尊敬的 Jimmy：

大卫不在办公室,所以我将代表他回答。

Unknown 说：

关于转接驱动器的对内偏斜(P/N )和设备之间的延迟差异、您有没有要分享的任何信息？

我们手头没有这些数据、我会问、但我不认为这些参数可能是我们典型特性的一部分。 我想可以假定它们非常低。

Unknown 说：

我们的应用程序的延迟和插入损耗信息如下图所示。 您认为此设计有任何问题吗？

对于插入损耗、我看到迹线连接的图为16dB 和2dB、但其他系统元件的图没有看到 dB、而且您之前提到总链路损耗高于28dB？ 知道这一点对于检查损耗分布很重要。

我还看到偏差估计值、我会向我的团队核实、但我没有看到时间延迟的数字？

仅供参考、我不记得以前有任何客户担心或遇到传播延迟问题。 当外部 P/N 布线不匹配时、电路板设计中有时会出现对内偏斜、但我们也没有看到任何关于内部器件 P/N 偏斜的问题。 我想请问您使用哪些方法或公式来计算系统中的延迟和偏斜？

此致！

Evan Su

您好、David & Evan：ć

我的图表中的"AIC"(插卡)的分布是由我们设计的。 我们没有系统板插入损耗数据。 由于我们需要适应通用系统板、因此我们可以根据系统板损耗20dB 的 PCIe 协议要求进行评估。 请帮助评估是否存在任何问题？

我不提供延时时间、因为它通常不会对信号性能产生重大影响。 对于我们设计的 AIC、估计的延时时间为3ns。 我们不知道系统板延迟、也没有在 PCIe 协议中找到任何相关说明。

我们评估延迟和偏斜的方法是通过测试和仿真。 电缆和连接器通过测试获得、并通过仿真和线路长度差异将 PCB 布线器件转换为延迟。

如果无法向我们提供 P/N 偏斜、请帮助评估是否有任何问题？

在我提供的图中、未包括 ASIC 的3dB 封装插入损耗。 还应考虑该器件。

尊敬的 Jimmy：

Unknown 说：

我的图表中'aic'(插卡)的分布是由我们设计的。 我们没有系统板插入损耗数据。 由于我们需要适应通用系统板、因此我们可以使用系统板损耗为20dB 的 PCIe 协议要求进行评估。[/QUOT]

Unknown 说：

我提供的图表未包括 ASIC 的封装插入损耗3dB。

那么、在图中、假设 ASIC 的额外损耗为8dB、金手指侧系统的损耗为20dB、这是否合理？

Unknown 说：

我没有提供延时时间、因为它通常不会对信号性能产生重大影响。 对于我们设计的 AIC、估计的延时时间为3ns。 我们不知道系统板延迟、并且在 PCIe 协议中未找到任何相关说明。

我感到困惑是因为您之前提到"我们的应用的延迟和插入损耗信息如下图所示"、并且之前曾 担心延迟：

Unknown 说：

3. PCIE4.0 CEM 协议要求电路板布线延迟不能超过750ps、如下图所示。 我们的链路很长(这就是我们需要添加转接驱动器的原因)、再加上转接驱动器的延迟、它肯定会超过该要求。 是否会有任何问题？ 贵公司是否有处理类似问题的经验？

这"电路板布线延迟"与"延时时间"是否不同？

此致！

Evan Su

[/quote]

您好、Evan：ć

 那么、在图中  、假设  ASIC 的额外损耗为8dB、金手指侧系统的损耗为20dB、这是否合理？

-->否 ASIC 的插入损耗为3dB。 如我的图所示、ASIC 和 Goldfinger 分为两部分、分别为16dB 和2dB。 该器件通常称为 AIC。 从金手指到另一端的芯片通常称为系统板、根据协议、插入损耗为20dB。

我感到困惑是因为您之前提到" 我们的应用的延迟和插入损耗信息如下图所示"、并且之前曾担心延迟：

"对不起! 我们的芯片设计师认为,传输延迟(不是通道间偏斜或 P/N 偏斜)不应该造成任何问题,因此我以后不提供此信息。 但对于转接驱动器应用、您能否再次帮助确认。  我们仍然担心通道间偏斜和 P/N 偏斜。

这"电路板布线延迟"与"延时时间"是否不同？

-->否 它们是相同的。 延时时间由电路板布线引起。 这是我所述的协议的描述。

尊敬的 Jimmy：

Unknown 说：

我们的芯片设计人员认为传输延迟(非通道间偏斜或 P/N 偏斜)不应造成任何问题、因此我以后没有提供此信息

好的、我将忽略延迟问题。

好的、根据这些数字、ASIC -->系统板数据方向在转接驱动器前的损耗为~19dB、 在转接驱动器后的损耗为~22dB、相反系统板--> ASIC 数据方向在转接驱动器前的损耗为~22dB、在转接驱动器后的损耗为~19dB。 因此总噪声将~41dB。 此数值接近数据表中建议的42dB、因此链路性能可能微不足道、成功或问题可能取决于非转接驱动器因素、如端点和系统的 RX 均衡性能。 建议使用转接驱动器 IBIS-AMI 模型运行详细的高速仿真、理想情况下运行 ASIC TX/RX 的仿真模型(如果已知 ASIC 模型)、以便研究转接驱动器可以达到的裕度。

Unknown 说：

但对于转接驱动器应用、您可以再次帮助确认一下吗？  我们仍然担心通道间偏斜和 P/N 偏斜。[/报价]

我仍在与我们的一些设计师交谈、明天会尝试确认、但正如我之前所说、它可能会非常小。 由于电路板上的布线比转接驱动器内部的信号布线大得多、因此此类偏差的主要来源是电路板设计。 例如、我们的布局建议规定电路板 P/N 布线匹配应控制在5mil 以内。 通常情况下、P/N 在电路板上可以非常好地匹配长度、而不会有任何负面影响、您的设计中有哪些因素可以阻止这种情况发生？

关于通道间偏差、您是否看到过 David 之前的这条评论？

Unknown 说：

数据表表表表6-6中列出了转接驱动器器件的通道间偏斜。 如上所述、我的理解是、器件之间的通道间延迟没有表征。

此致！

Evan Su

[/quote]

您好、Evan：ć

建议使用转接驱动器 IBIS-AMI 模型运行详细的高速仿真、理想情况下运行 ASIC TX/RX 的仿真模型(如果已知 ASIC 模型)、以便研究转接驱动器可以达到的裕度。

我们使用转接驱动器和 ASIC 的 IBIS-AMI 模型进行仿真。 如有任何问题、我们将与您联系。

例如、我们的布局建议规定电路板 P/N 布线匹配应控制在5mil 以内。 通常情况下、P/N 在电路板上可以非常好地匹配长度、而不会 有任何负面影响、您的设计中有哪些因素可以阻止这种情况发生？

-->这主要是因为电缆不能达到这一精度。 我们在 ASIC 和转接驱动器之间使用了一段电缆、但电缆设计精度通常无法达到+/-5mil 的 PCB 布线、这是一个过程限制。 我知道 IP 可以容忍的 P/N 偏差通常更大、但我不知道有多大。 由于工艺限制、电缆具有显著的 P/N 偏移问题、但在实际应用中、电缆可以实现正常的功能。

您好、Evan：ć

通道间偏斜需要再次确认、这是一个与通道间偏斜相关的问题。  

数据表指定通道间偏斜为-20ps ~ 20ps。 这是否意味着最长和最短通道之间的偏斜为|20| ps 或40ps？ 、μ A

尊敬的 Jimmy：

当 Evan 和 David 不在办公室时、我会接管他们的工作。  

数据表值的含义是、任何两个通道之间的最小通道间偏差为-20ps、最大值为20ps。 它的 |20| ps。

此致！

Nick

您好、Nick J ü：

感谢您的反馈

我们正在使用转接驱动器 IBIS-AMI 模型进行通道仿真、但遇到了一个问题。

仿真结果与 IBIS AMI 模型 UG 中显示的结果不匹配、您能否说明此不匹配问题？

工作区已从 TI 网站下载、我只需运行给定示例的仿真。

UG 显示此设置的结果。 转接驱动器输出端的眼图张开。

不过、此处显示的实际运行结果显示、转接驱动器输出眼图(右侧)已完全关闭。

尊敬的 Jimmy：

您能否在给定的示例中更多地介绍一下您的原理图？  与示例有何差异？  

前面关于差分对内偏斜的讨论  

我看到您从布线中看到的最大差分对内延迟是3.5ps。 您使用的 PCB 材料的 ps/in 延迟是多少？  

请记住、对于第4代速度、1 UI 为125ps。 在您的情况下、对内延迟差将为(3.5/125)* 100 = UI 的2.8%。

此致！

Nick

您好、Nick J ü：

我使用的模型就是工作区中给出的示例。 请参阅随附的文件。

至于差分对内延迟、PCB 的延迟约为157ps/in。  

我可以更正一下您、第4代速度1UI 应该是62.5ps 吗？ 所以方程式应该是3.5/62.5*100%=5.6%、你有没有担心这个差值？

(编辑了- DS160PR810 IBIS-AMI 模型 v1)

(编辑了- DS160PR810 IBIS-AMI 模型用户指南)

编辑了模型和用户指南、因为它们仅位于安全资源下、无法在公共论坛上共享。

尊敬的 David & Nick：

好的、我删除了 编辑后的模型  

我使用的模型就是工作区中给出的示例。 请参阅随附的文件。

至于差分对内延迟、PCB 的延迟约为157ps/in。  

我可以更正一下您、第4代速度1UI 应该是62.5ps 吗？ 所以方程式应该是3.5/62.5*100%=5.6%、你有没有担心这个差值？

尊敬的 Jimmy：

我在我的错误中使用的是 GHz、而不是 Gbps。

看起来是在157 ps/in、您可以看到0.157 ps/mil、对内延迟为3.5ps、这意味着如果划分对内延迟、我们可以看到两对之间的差异为3.5/0.157 = 22.2mil。 这超出了我们建议的5mil 范围。 此时是否可以调整布局以匹配 P 和 N 布线？

仿真也是如此。 我不知道在使用示例模型时为什么会看到问题。 如果您接受我朋友的请求、我可以向您发送我拥有的工作模式。

此致！

Nick

您好、Nick J ü：

您是否认为转接驱动器输入的差分对内延迟限值是5mil？ 如果超过、会怎么样？ 它会影响转接驱动器中的信号处理吗？

我给你的模特是私人的。   我想知道您是否能达到与我相同的结果。 但无论如何、使用您的 comfirmed 模型继续进行我的富图尔仿真将会很棒。 谢谢！

尊敬的 Jimmy：

TI 在我们的 PCIe 转接驱动器 EVM 中遵循5mil 的规则来降低 共模噪声和占空比失真。

我还将 为我们的 EVM 发送一个布局文件、以便您可以比较我们如何进行差分对内偏斜。

此致！

Nick   

尊敬的 Jimmy：  

当我运行您发送的模型时、我会得到一个错误。 我会给您发送一个适合我的版本。

此致！

Nick

您好、Nick J ü：

我运行了您提供的示例、但眼睛仍然闭上、这与您的仿真结果不同。

此处显示的通道拓扑、我没有对 EQ 设置或通道 S 参数进行任何更改。 我只将 ibis AMI 模型和 SNP 文件重新映射到我的本地字典中。

尊敬的 Jimmy：

在更改 AMI 变量之前、我一直看到与您相同的问题。

上图中的注释显示"

"在 AMI 模型 AMI 部分中设置 VAR 设置、将 Rx AMI 参数更改为用户指定、然后更新变量以匹配红色框中的名称"  

此外、如果您的应用与810搭配使用、则应使用该模型。 我对发送410表示歉意。 如果还有其他问题、请告诉我。

此致！

Nick

您好、Nick J ü：

ds160pr810的数据表定义了发送端和接收端的串扰限制。 我可以知道它指定了哪种串扰、NEXT 还是 FEXT？

尊敬的 Jimmy：

请给我们一些额外的时间来解答您的问题并与您联系。

此致！
David

您好、Nick J ü：

感谢您的详细答复。 但我还是有点困惑。 让我们使用您发送的图片进行进一步澄清。

我对每个端口编号。

案例1：假设左侧端口属于转接驱动、右侧端口属于互连对等端口。  

接收侧线对间隔离(下一个)应该是 SDD31还是 SDD35？

CASE2：假设左侧端口属于对等互连、右侧端口是转接驱动器。  

发送侧线对间隔离(FEXT)应该是 SDD42还是 SDD32？

尊敬的 Jimmy：

感谢您的提问。

对于案例1、我的答案是 SDD35、对于案例2、 我的答案是 SDD32。 我之所以这样回答、是因为 FEXT 和 NEXT 是在接收器处测量的。

此致、

Nick