[参考译文] TFP401：将 TFP401与两个 SN65LVDS93连接

尊敬的 Axel：

有关 SN65LVDS93B 的问题更适合 FPD-link 团队。 我将分配该主题、以便您能够获得所需的适当专业知识。

TFP401可以在该应用中工作。  

尊敬的 Axel：

这里我唯一担心的是 TFP401是否会通过像素(2像素/时钟)同时输出偶数和奇数像素。

TFP401 可以在单独的 E/O Q 引脚上输出偶数和奇数像素、确保此时钟输出的速率也与 SN65LVDS93B 芯片将用于 CLK 输入的速率相同。

在1920 x 1200像素@ 60fps 的帧率下、近似 PCLK 似乎是152.064 MHz、消隐时间为10%。 这似乎超出了 LVDS93B 器件的85 MHz max。

您的方法在这里会有所不同吗  ？例如在偶数/奇数输出上使用1个像素/时钟、而在每个 SN65LVDS93B 器件上使用一半的 TFP401 CLK？

请告诉我您对此有何想法。

此致！

Miguel

尊敬的 Miguel：

我同意这是一个需要考虑的重要细节。

由于 TFP401可以在2像素/时钟模式下通过其 QE 和 QO 通道同时输出偶数和奇数像素、您觉得这可以用于双通道 LVDS 配置(使用两个 SN65LVDS93B 器件)吗？

QE 输出处理偶数像素并连接至我的一个 SN65LVDS93B 芯片、而 QO 输出处理奇数像素并连接至另一个 SN65LVDS93B。 在此设置中、每个 SN65LVDS93B 只处理一半的像素数据、从而有效地将每个芯片的 PCLK 减半。

对于1920 x 1200 @ 60fps (10%消隐)、近似 PCLK 为~152.064 MHz。 通常情况下、如果我连接双通道 LVDS、该时钟是否会在两个 SN65LVDS93B 器件之间拆分？ ~我想到的是、每个器件都会遇到一个等于 Δ V 76.032 MHz 的有效 PCLK、这完全处于 SN65LVDS93B 芯片的85 MHz 限制范围内。

TFP401在~152 MHz 处提供单个时钟输出(OCK)、可直接连接到两个 SN65LVDS93B 器件的 CLKIN 引脚。 每个 SN65LVDS93B 将处理与该时钟同步的各自的偶数/奇数数据流、以确保所有内容保持同步、而无需额外的时钟操作。

替代方法是使用1像素/时钟模式、其中 TFP401按顺序输出所有像素。 这需要对 TFP401时钟(152 MHz)进行2分频、并向 SN65LVDS93B 器件提供此分频时钟。 但我认为这会增加复杂性、因为它需要用于时钟分频和像素定序的外部逻辑。  这就是我在我 看来2像素/时钟模式似乎更简单、更适合该应用的原因。

"你说什么?"侯龙涛看了一眼母亲

此致！

轴

尊敬的 Axel：

感谢您的见解和详细的考虑！

Unknown 说：

QE 输出处理偶数像素并连接至我的一个 SN65LVDS93B 芯片、而 QO 输出处理奇数像素并连接至另一个 SN65LVDS93B。 在此设置中、每个 SN65LVDS93B 仅处理一半的像素数据、从而有效地将每个芯片的 PCLK 减半。[/引号]

Unknown 说：

对于1920 x 1200 @ 60fps 和10%消隐、近似 PCLK 为~152.064 MHz。 通常情况下、如果我连接双通道 LVDS、该时钟是否会在两个 SN65LVDS93B 器件之间拆分？ ~在我看来、每个器件的有效 PCLK 都将为0 μ V 76.032 MHz、这个值完全处于 SN65LVDS93B 芯片的85 MHz 限制范围内。[/QUOT]

是的、在这些条件下、我认为这适合用于 SN65LVDS93B 器件。 我不确定在使用2像素/时钟模式时像素的有效 CLK 是否是 TFP401接收的像素的一半、 这可能需要由 TFP 团队确认 .

Unknown 说：

TFP401可在~152 MHz 处提供单个时钟输出(ODCK)、该时钟输出可直接连接到两个 SN65LVDS93B 器件的 CLKIN 引脚。

[/quote]

我认为可用于 SN65LVDS 器件 CLKIN 引脚的最大频率是85 MHz、在该配置中可能不起作用。 我都~这些器件可以分别处理偶数和奇数像素流、但 PCLK 输入与 CLKIN 的同步必须与 RGB 输入的数据速率相匹配(在本例中、是 Δ-Σ 76.032 MHz 的有效 PCLK)。

我需要 TFP 团队确认1像素/时钟或2像素/时钟是否会将偶数/奇数像素输出的频率一分为二。  

此致！

Miguel

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尊敬的 Miguel：

如何直接与 TFP 团队联系？ 我一直在探索不同的解决方案、但我需要在这个主题上得到明确的答案。

提前感谢您的帮助！

此致、

您好！

我不确定将时钟减半是什么意思。 当使用每时钟2个像素模式时、所做的就是每个时钟触发器都会输出奇数和偶数像素。 时钟速度将保持不变、但输出的数据将翻倍。

尊敬的 Axel：

Unknown 说：

因为在我看来、每个器件的有效 PCLK 都是~μ V 76.032 MHz、这个值完全在 SN65LVDS93B 芯片的85 MHz 限制范围内。

根据 Vishesh 的说明、时钟速率将与输入相同、在本例中、 SN65LVDS93B 器件的 PCLK 将超出建议的范围。

听起来在将奇数/偶数像素分离到两个 SN65LVDS93B 器件时、所有3个器件都必须使用相同的 PCLK/输入 CLK 作为参考。

此致！

Miguel