[参考译文] ISO7742-Q1：VDDX UVLO+/-阈值

您好、Koteshwar、

感谢您的回答。

您能否解释一下为什么输出看起来像这样逐渐增加、而不是像一个脉冲？

安妮、您好！

输出引脚的典型高输出电压(VOH)将为"VCC-0.2V"、您的案例输出= VDD1-0.2V。 由于 VDD1在测试中会增加或减少、因此 OUT 引脚上的电压也应遵循 VDD1。 因此、这是预期的结果。

进一步进行 UVLO 阈值测试、您能帮我回答以下问题吗？

1. 您能否确认正在监控的输出引脚上是否连接了任何负载或电容器？
2. 输出波形已经过相当大的缩小、可能会涉及测量误差。
   
   1. 因此、请仅监控一次一个 UVLO+或 UVLO-。
   2. 请将示波器保持在1V 的输出引脚上并运行测试。
   3. 另外、请将时间分频范围保持在100ns/div。 它当前设置为400ms/div。 这样可以避免测量误差、此时、VCC 电压在范围内看起来相当平坦。
   4. 分别对 UVLO+和 UVLO-重复测试。

完成上述测试后、请务必向我们分享波形。 谢谢。

此致、
Koteshwar Rao

您好、Koteshwar、

没有负载或任何电容器连接到输出引脚。

此外、我已经按照建议执行了测试。 我附加了下面的波形。 正如您所说、我现在可以清楚地监控 UVLO+和 UVLO-阈值。 请查看波形并告诉我您的想法。

UVLO+

UVLO -：

安妮、您好！

感谢您按照建议进行测试并快速分享波形。

UVLO+波形看起来非常清晰、因此1.8V 似乎是准确的 UVLO+值。 对于 UVLO-、我看到输出电压不会快速下降至0V。 这是因为在器件进入 UVLO 后、输出变为高阻态、因此输出电容器上没有电压的放电路径。

仅出于测试目的、您是否可以在 OUT 引脚处将100Ω Ω 至1kΩ Ω 的任何负载电阻器连接到其各自的 GND？ 这使得输出电压快速下降、您读取的 VDD1电压将是准确的 UVLO 电压。 谢谢。

此致、
Koteshwar Rao

安妮、您好！

您是否碰巧考虑了我在上一篇文章中提出的建议、并恢复了 UVLO-的测量？

此致、
Koteshwar Rao

您好、Koteshwar、  

我尚未执行测试，但在执行实验时，已有一个100欧姆电阻连接到输出引脚。 我先前提供了有关负载存在的错误信息。

此外、根据下面提供的数据表中的此图、 环境温度下的 UVLO +阈值大约为2V、即使在-55摄氏度下也不小于2V  

根据测试结果、UVLO+的值为1.8V。 您认为它是可以接受的吗？

安妮、您好！

感谢更新并确认输出数据通道上已使用100Ω μ A 负载。 如果 VOUT3上使用100Ω μ A 的负载、那么在 UVLO 上、输出本应在5ns 内降至0V、但我看不到您共享的 UVLO 波形中会发生这种情况。 下降时间实际上并不取决于器件、而是取决于连接的负载。 我担心器件的负载连接可能会出现问题。

关于您在图中的问题、2V UVLO+是典型样本的预期值、而较低的值很可能会被认为极少发生。 为了进一步确定器件、测试方法或测试设置中是否存在任何问题、您能否根据我针对 UVLO+和 UVLO-的测试建议分别测试至少3个样本的 UVLO+和 UVLO-？
这将有助于我们确定器件、测试方法或测试设置中是否存在任何问题。 谢谢。

此致、
Koteshwar Rao