[参考译文] 通过数字隔离器实现低抖动时钟

您好、Robert、

如果您的时钟是连续的、您可以考虑使用交流耦合来穿过隔离层。  根据您的时钟频率、合适额定值的变压器或电容器将执行此任务。

您可能需要将发送端的时钟过滤为或多或少的正弦波形、并将输出偏置为具有逻辑输出的比较器或线路接收器的阈值、以匹配您的 ADC。

您需要谨慎选择比较器/线路接收器、但您应该能够实现低于1ns 的速度。

如果隔离栅上的电压为交流电、则需要确保输出电路对该频率范围不敏感、如果您的时钟频率比隔离栅上的电压高得多、则可能很简单。

抱歉，如果你已经把这种方法取消了，因为它不合适。。。。

Alex。

尊敬的 Alex：

感谢您的想法。

我最初考虑使用交流耦合来构建隔离层、但隔离层必须在末端(IEC61010-1)经过安全认证、因此我更喜欢使用现成的认证器件(隔离器)。 对于此应用、时钟范围为2.5MHz 至25MHz、时钟在正常运行(采集)期间是连续的、并且在采集之间关闭/更改其频率、这不是问题、因为无论时钟如何不稳定、ADC 都需要处于复位状态。

我不是完全理解过滤发送端背后的想法、它有什么好处？

谢谢、
Robert

您好、Robert、

在交流耦合电路中获得宽带宽而不会对方波造成一些失真可能很棘手。 比较器上的失真波形可以在波形转换时提供双边沿(或更糟的情况)、因此正弦波形可能更容易从获得干净的时钟。

如果您可以了解隔离器引入的抖动类型、则可以使用锁相环对其进行滤波、但您必须确信抖动的频率范围超出 PLL 的环路带宽。 这会显著增加 ADC 系统的复杂性、但 TI 提供的 www.ti.com/.../overview.html 等器件可为您提供帮助。

Silicon Labs 和 IDT 也会使用此类器件。


您的、


Alex。

谢谢 Alex。 抖动清除器当然是另一种可能性、但由于它将是多通道仪器、因此需要多次复制。 不管怎样、感谢您的宝贵想法、您都尝试解决不同方面的问题。

此致、

Robert

谢谢 Abhi、

您提到的部件看起来是可以接受的。 尚未选择 ADC、但最初我们计划使用 ADS1271、因此最高输入信号可能为50kHz。 为了避免损坏 ADC SNR 性能、我认为我们需要20ps、可能需要50ps 的 RMS 抖动。 在我看来、该部件是合适的。 我是否可以假设指定的峰间抖动具有正常分布？ 是否存在性能相似的单通道部分、我希望 ADC 将时钟与接口信号分离。 我找到了 ISO7310x、但抖动性能提高了两倍。

我注意到 ISO7340x 具有非常宽的传播延迟范围、因此同步所有通道可能是另一个挑战。

此致、
Robert

您好、Robert、

在这种情况下、我们强烈建议您查看我们在上面发送的 TI 参考设计链接。

在该设计中测量了 ISO7310抖动对 SNR 的影响、您可以查看数据并查看 SNR 是否足够好。 您可能还需要将 ISO7310 [低抖动]与 ISO77xx 器件[更高的带宽；100Mbps]相结合。

希望这对您有所帮助。

此致、
Abhi