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[参考译文] SN74LVC74A-EP:D-flop在上升和下降边缘触发。

Guru**** 2524460 points
Other Parts Discussed in Thread: SN74HCS74

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1089716/sn74lvc74a-ep-d-flipflop-is-triggering-at-rising-and-falling-edges

部件号:SN74LVC74A-EP
主题中讨论的其它部件:SN74HCS74

尊敬的团队:

我们正在研究D-flop,但它会触发上升和下降边缘。 (从数据表中可以看出,CLK只应在上升沿触发)。

我们在VCC,PRE,1D和2.9V 1CLK (0.2Hz频率)下提供2.85V电压。

在此图像中,黄色信号为1CLK,绿色信号为输出(1Q)。

此致

Abhay Tyagi

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    请查找上述观察的示意图。

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    您好,Abhay,

    时钟的输入信号太慢。 数据表中的最大输入转换速率为10 ns/V,不能违反设备的功能操作。 请参阅此常见问题解答 慢速或浮动输入如何影响CMOS设备? 了解更多详细信息。

    此致,

    Sebastian  

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    您好,Sebastian:

    1.您能否建议我们在慢速上升输入中使用的任何类似部件? 我们是否可以使用SN74HCS74进行慢速上升输入。

    2.请分享 SN74LVC74A-EP的模拟模型。 我们能否在模拟中识别此类问题

    3.数据表第1页指出时钟仅取决于电压电平,而不取决于上升时间。 这是否意味着其他输入(如D,CLR,PRE)需要快速上升时间,而不是时钟。

    此致

    Abhay

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    您好,

    1) SN74HCS74是可解决问题的更换件。  

    2)遗憾的是,我们目前没有任何D Flip Flops的模拟模型

    3) CLK引脚仍是CMOS输入,不能违反输入转换速率规范,以确保正常操作。  

    我还看到输入端有一个RC滤波器,如果不需要,移除电容器可能会修复您的慢速输入。  

    此致,

    Sebastian