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[参考译文] SN74LVC16T245：SN74LVC16T245ZQLR延时

admin
Guru**** 2530790 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/629621/sn74lvc16t245-sn74lvc16t245zqlr-time-delay

部件号：SN74LVC16T245

尊敬的团队：

请您就下面的客户问题提供建议吗？

我正在尝试根据数据表第10.1 1段中的公式将延迟时间DIR计算为A或B。

遗憾的是，数据表中没有显示DIR to A或DIR to B (TPLH)的延迟数据。

此致，

NIR。

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    TI__Guru**** 2530790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，NIR，
    DIR到A或B的传播延迟等于OE到A或B的延迟。请注意，传播路径在数据表第1页的逻辑图中是等效的。
  • 0
    TI__Guru**** 2530790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    尊敬的Emrys：

    请参阅客户就此提出的其他问题：

    CPU数据总线(和外设)连接到B端(5V)，A端(3.3V)连接到FPGA。 我们在A侧有PU电阻器。
    我们不确定DIR更改期间OE的状态(CPU总线从写入更改为FPGA，从FPGA读取，反之亦然)。
    请告知(在这两种情况下，均为A->B和B->A)在DIR更改期间OE是否应处于"1"位置，或者它是否足以浮动FPGA信号？

    巴西，
    NIR
  • 0
    TI__Guru**** 2530790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，NIR，

    切换方向时，建议先禁用输出，切换方向，然后启用输出。
    通常，您要确保在切换方向时不存在总线争用，并且不想留下浮动输入，因为这可能导致过大的电流消耗。 禁用设备时的浮动输入也可能导致ICC过大，因为仍存在输入电压未定义的输入结构。

    最佳，
    Michael