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[参考译文] SN74GTL2014:SN74GTL2014

Guru**** 2382480 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1064502/sn74gtl2014-sn74gtl2014

器件型号:SN74GTL2014

尊敬的 TI:

我是 Quanta EE、关于 SN74GTL2014PWR、我们想知道 VCC =高电平、VREF = 0、DIR =低电平(从 B 到 A)时、为什么 A 端口上没有抖动? 我是否可以问如何防止这个问题?

因为我们可以在另一个供应商的 GTL2014 A-port 上看到抖动。

谢谢。

GTL2014 design

  • SN74GTL2014PWR
  • 2014年德国 GTL
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    此器件将 B 输入电压与 VREF 进行比较:

    当输入和 VREF 具有相同的电压时、输出未定义。

    显然、TI 器件使用迟滞。

    为什么您说没有抖动是一个问题?

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    尊敬的 TI:

    只需了解  当  VCC 为高电平、VREF = 0、DIR =低电平时、SN74GTL2014PWR 为什么能够避免 A 端口振荡(从 B 到 A)、

    您说 TI 使用了迟滞、我是否可以询问 迟滞的范围? 因为根据规格、它是+-50mV。

    由于我们看到 TI 的 SN74GTL2014PWR 规范具有一个链接,用于描述总线保持可帮助解决浮点输入问题。

    http://www.ti.com/lit/pdf/SCBA004

      当输入和 VREF 具有相同的电压时、这是否会导致 TI GTL 没有振荡?

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    您好 Howard、

    [引用 userid="508746" URL"~/support/logic-group/logic/f/logic-forum 1064502/sn74gtl2014-sn74gtl2014/3939266#393939266"]

    您说 TI 使用了迟滞、我是否可以询问 迟滞的范围? 因为根据规格、它是+-50mV。

    [/报价]

    我们的团队对此进行了更深入的研究、找不到任何有关迟滞周期的信息。 列出的规格不一定提供迟滞周期、因为这也意味着需要调整输入失调电压。

    [引用 userid="508746" URL"~/support/logic-group/logic/f/logic-forum 1064502/sn74gtl2014-sn74gtl2014/3939266#393939266"]

    由于我们看到 TI 的 SN74GTL2014PWR 规范具有一个链接,用于描述总线保持可帮助解决浮点输入问题。

    [/报价]

    您发送的链接是有关浮动输入/输出的通用应用手册。 这将导致逻辑器件处于 未定义状态(悬空)、并导致输出上出现无法控制的行为。 以下两个常见问题解答可帮助您更好地了解此问题:  

    [常见问题解答]慢速或浮点输入如何影响 CMOS 器件? 
    [常见问题解答]总线保持电路是否仍然需要上拉/下拉电阻器?

    此器件没有内部总线保持电路。  

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    您好、Albert、

    因此、我们的例子是 VCC=3.3V、DIR=Low、VREF=0、VIN=0、

    在这种情况下、如果 VIN 振荡的电压高于或低于+-50mV、VOUT 就有机会 振荡、对吧?

    谢谢。

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    情况可能是这样-我们没有任何数据可供参考。 我们建议在操作器件之前使所有电源保持稳定。