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器件型号：SN74AVC20T245 您好！
我目前计划在我的设计中使用该器件、因为我有一条超高速并行数据总线(330Mbps、因此为165MHz)、该总线具有10位数据、 时钟和同步信号、所有这些信号的传输时钟和同步信号之间的偏差均需小于0.6ns。 这是因为我需要将这些信号作为 LVDS 传输到另一个具有 LVDS 接收器的电路板、该电路板将使用该数据总线。 我使用的 LVDS 驱动器器件是 TI DSLVDS1047PWR、其部件间传播延迟变化/范围为1.2ns (最大值为1.7ns、最小值为0.5ns)。 由于在另一端还将有一组 LVDS 接收器、 这些单独的组件中的每个组件可能具有不同的传播延迟、因此我需要确保最差情况下的传播延迟处于~3ns 的半时钟周期内(因为此总线在 DDR 下传输数据)。
是否可以保证 SN74AVC20T245在同一器件上的不同总线中的两个输出通道之间的最大偏斜小于特定值？ 我在这个论坛中看到有人问过一个类似的问题： "SN74AVC20T245：信号组/单个信号的传播延迟"、但我需要澄清我是否可以假设同一 IC 但不同端口/总线上的信号之间存在偏差 (10位 A 组与10位 B 组)也在该约束范围内、因为我的12位总线要求我在该器件的端口 A 和 B 上使用通道。 在上下文中、我进行电平转换的所有信号将具有与所有信号位于同一并行总线上相同的负载。
这一严格要求是因为需要将1.8V 单端信号转换为 LVDS 来传输这些信号、如果有任何其他 TI 器件能够更好地处理这一问题、我很希望被指向该方向。
