尊敬的 TI 专家：
我们希望使用一个 SN74HCS594器件链作为通过 SPI 控制的 IO 扩展器。 并行输出寄存器(链中所有器件的)的时钟将连接到!CS 信号。 在!CS 为高电平时(例如使用逆变器)通过!SRCLR 清除移位寄存器，以便在重新开始通信时具有已定义的移位寄存器内容，这将非常方便。
在 RCLK 的上升沿之后是否有一个时序要求、直到移位寄存器被!SRCLR 清零、这样(未清零)移位寄存器的内容被存储在输出寄存器中？
我知道"！SRCLR 在 RCLK↑前处于低电平"设置时间规格、但我认为这是将清除的移位寄存器内容复制到输出寄存器所需的时间、因此所有输出都为低电平。 对吧？
Sven、您好！
我同意您的看法、在这里、您可能不需要担心任何问题。 很清楚-我的理解是、您的问题是 SRCLR\将在 RCLK 有机会将移位寄存器数据加载到输出寄存器之前清除移位寄存器数据-或者它可能损坏_部分_数据。
[引用 userid="215426" URL"~/support/logic-group/logic/f/logic-forum/1009147/sn74hcs594-hold-time-requirement-of-rclk-w-r-t-nsrclr ]]在 RCLK 的上升沿之后是否存在时序要求，直到!SRCLR 清除移位寄存器，以便(未清除)移位寄存器内容存储在输出寄存器中？我没有确切涵盖您所要求的时序规格。
不过、我们可以查看器件的时序、以找到一种在数据表规格内执行此操作的方法。 使用2V 值(因为它们会放大差异)时、SRCLR\到输出的传播延迟为55ns (最大值)、而对于 RCLK 为45ns。 这两条路径非常相似：
基本上每个都只经过一个级别的 DFF。 只要 RCLK 脉冲首先发生、输出就会接收正确的数据-但我可以理解您的担忧、因为这是一场非常接近的竞赛、在生产设计中、我也希望完全避免这个问题。
优点是该器件已经具有施密特触发输入、因此添加延迟与在输入端添加 RC 一样简单。 如果你可以加上大约50ns 的延迟--假设它不影响你的时间要求--这将确保在任何情况下都不会出现问题。
使用典型值为22pF 的电容器、我会使用1.5k 电阻器来获得大约50ns 的延迟。 这与逆变器的内部延迟相结合、应确保在任何临界条件下都不会出现任何问题。
您_只能_使用一个电阻器(10k)、并依靠器件的输入电容来提供 RC 的另一部分、但我会使用一个外部电容器来使其更具可预测性和稳定性。
我在仿真中绘制了两个选项：
这是具有以下参数的结果：
RCLK 上升沿与 SRCLR\下降沿同时(0延迟)。
VCC = 3V、3.6V
-40至+150C (结温)
处理弱材料和强材料的边角
在这些条件下、器件始终能够在数据被清除之前读取数据。
