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[参考译文] SN74LVC2G74-Q1：输入高电平/低电平的采样时序是多少

admin
Guru**** 2391075 points
Other Parts Discussed in Thread: SN74LVC2G74-Q1, SN74HCS74

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1009704/sn74lvc2g74-q1-what-is-the-sample-timing-of-the-input-high-low

器件型号：SN74LVC2G74-Q1
主题中讨论的其他器件： SN74HCS74

你(们)好

我想知道 SN74LVC2G74-Q1对高/低输入电平进行采样的时序是什么？

在下面的情况下、Vcc、D 和 CLR 连接到 Vcc。 PRE 引脚通过 RC 延迟连接到 Vcc。   

我发现 Q 正在输出、因为 Vcc 尚未准备好。 这是正常性能吗？

我发现在重新启动时、Q 有时未输出。

毕竟、我想知道以下2个问题。

1.输入的采样时序是多少？

2.引导设备时，我想使 Q 输出高电平而不使用 CLK 输入，如何使其稳定？

谢谢！！！

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    TI__Guru**** 2391075 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    嗨、Deshawk、

    可以在数据表的第5页找到时序要求。

    但是、当您引导器件时、输出将未知、因此很可能在引导期间有时会将 Q 输出设置为高电平、有时会将 Q 输出设置为低电平。
    请参阅此常见问题解答  
    [常见问题解答]锁存器件的默认输出是什么？ (触发器、锁存器、寄存器)

    施密特触发器输入可在输入端为您提供已知状态。 SN74HCS74等器件内置了这些功能。

    谢谢、
    Rami

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    TI__Guru**** 2391075 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    谢谢 Rami。

    我还有2个问题。

    第5页上的时序要求是与 CLK 相关的输入数据。 我想知道的是 判断输入高电平或低电平以确定输出状态的时序。 或者、时序并不重要、因为我必须判断启动过程中输入的高/低。

    2. 如果我使用内 置施密特触发器的 SN74HCS74，它能解决我的问题吗？ (即使 在启动过程中、我也可以清楚地定义输入的高电平/低电平。)

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    TI__Guru**** 2391075 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    当电源电压达到可保证正常运行的最小电压(1.65V)时、/PRE 输入必须仍然为低电平(低于 VIL、即0.57V)。 在第二个波形中、情况似乎并非如此。 您必须使用更长的 RC 延迟。

    具有施密特触发输入的器件允许您使用具有慢速边沿的输入信号。 (Δv LVC 器件、RC 延迟的上升沿可能违反 Δt μ V/μ s 限制。)