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[参考译文] SN74LVC1G74：PRE=L CLR=L，输出 Q 是多少？

admin
Guru**** 2381920 points
Other Parts Discussed in Thread: SN74LVC1G373, SN74LVC1G99, SN74LVC1G125, TLV803E
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1003859/sn74lvc1g74-pre-l-clr-l-what-will-be-the-output-q

器件型号：SN74LVC1G74
主题中讨论的其他器件：SN74LVC1G373、 SN74LVC1G99、 SN74LVC1G125、 TLV803E

我需要了解条件 pre=L、CLR=L、D=X、CLK=X 以便我可以决定该 Flipop 的逻辑用法。 是否存在任何使该状态稳定的时序限制。

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    TI__Guru**** 2381920 points
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    请在2以下图像中提供状态2之后的输出 Q、

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    TI__Guru**** 2381920 points
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    表1 (数据表的第8.4节)显示 Q 和/Q 均为高电平。 只要/PRE 和/CLR 都为低电平、此状态就会保持。

    如果/pre 和/CLR 同时变为高电平、则输出状态将是随机的、但有效。

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    TI__Guru**** 2381920 points
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    请提供附加图像的状态2处的输出 Q

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    Ramesh、

    数据表第8.4节中的表1提供了这些信息。



    当 PRE 和 CLR/都为低电平时、Q 将为高电平但不稳定。 这是两个图像的情况。 只要两者都保持低电平、它们就会保持这种状态。

    谢谢、
    Rami

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    TI__Guru**** 2381920 points
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    这里的非稳态有什么含义？

    请帮助我下图中的输出波形是否正确？

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    TI__Guru**** 2381920 points
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    是的、这些波形是正确的。

    "不稳定"意味着一旦/PRE 或/CLR 变为高电平、其中一个输出将立即改变。

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    TI__Guru**** 2381920 points
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    … 感谢您的回答。 请帮助我找到具有以下逻辑真值表的 IC？

    (笑声)

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    您好 Ramesh、

    您可以使用异或门和 D 锁存器来实现这一点。 您可以将两个输入连接到双输入异或门、将该异或输出连接到 Sn74LVC1G373等 D 锁存器的 LE。 然后将输入2连接到锁存器的数据输入。
    这是一个包含真值表的图

    谢谢、
    Rami

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    TI__Guru**** 2381920 points
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    谢谢你。 似乎需要为状态转换提供单独的 CLK 提升。 但我没有 CLK 选项

    是否有任何其他选项可以在没有 CLK 脉冲的情况下实现此逻辑操作？

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    TI__Guru**** 2381920 points
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    很抱歉、我看到了错误的数据表。 感谢您的回答。 请帮助我查找具有 OE 引脚或关断引脚的逻辑或门 IC？

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    TI__Guru**** 2381920 points
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    请帮助我查找具有关断或使能引脚的逻辑 EX 或 IC

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    TI__Guru**** 2381920 points
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    您为什么需要 OE？

    无论如何、您可以添加一个带 OE 的缓冲器(SN74LVC1G125)、或者使用带 OE 的可配置门实施 XOR (SN74LVC1G99)。

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    TI__Guru**** 2381920 points
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    如果我的两个输入在上电期间都为 H、则 D 锁存器触发器将尝试保持先前的状态。 如何在上电期间保持输出为 L？

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    TI__Guru**** 2381920 points
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    您需要在上电期间在 Input2生成低脉冲。 使用复位 IC (例如 TLV803E)或 R+C 电路。

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    但每次输入2中的状态转换时、RC 都会产生影响

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    使用二极管或与门。