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[参考译文] 74ls107a

Guru**** 446490 points
Other Parts Discussed in Thread: SN74HCS72, TLC272
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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1003428/74ls107a

主题中讨论的其他器件:SN74HCS72TLC272

您好!

我遇到了设计问题。 我已经设计了一个能够检测信号的设计、该信号与来自 Ardino Uno 的基准信号进行比较。 基准信号由 Ardino 生成、作为一个块信号、该信号被馈送到电容器、该电容器将信号平坦至稳定电压。 通过调节占空比、Ardino 通过电容器 C5和电阻器 R8生成请求的电压、该电压将与 TLLC272CDR 引脚2上的输入信号(PEEK 检测器)进行比较。 该设计以 Smith 触发器和的输出形式构建。 放大器通过电阻器 R9、R11和 R10将正反馈回引脚3。

输出信号(ADC)的结果是蓝色块信号。 (参见附件。) 这符合预期。

ADC 信号是连接到引脚12上的74LS107AD JK-FLflop 的输入时钟信号。 J 和 K 以及反相清零设置为高电平(5V)、因此触发器应在时钟上切换输出。  

但是… 引脚3上触发器的输出信号响应不是预期的。 在时钟信号的负边沿上、输出应该切换。 黄线(请参阅附件)显示了触发器产生的输出信号。 有时、切换会按预期在时钟的负边沿发生反应。  有时、它对负边沿信号完全没有反应。 有时切换是在时钟的正边沿上完成的、不应执行。

翻转器似乎在时钟信号边沿随机重新缩放。 我已经更换了触发器芯片和 TLC272CDR。 这没有帮助、看起来我犯了一个设计错误。

我出了什么问题?

此致、

Alex

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    我想我已经明白了。 我使用了运算放大器来代替比较器。 压摆率可能会降低、从而使信号达到良好的下降时间。  

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    LS 系列逻辑器件使用了一种双极性逻辑器件、因此非常旧。  我建议使用基于 CMOS 的较新器件进行设计。

    如果您使用 SN74HCS72、例如将 Q\连接到 D、则您将具有相同的功能(当 CLK 从高电平转换为低电平时、输出切换)、并且您将降低功耗并且对输入压摆率没有限制。 您可以将 RC 连接到 CLK\或 PR\、以强制器件在高输出或低输出状态下启动。

    一个缺点是 HCS72不采用 PDIP 来简化原型设计、但我们提供的 EVM 可使其非常容易地与以下器件配合使用:

    https://www.ti.com/tool/14-24-LOGIC-EVM

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    Thx、Emrys。 您的解决方案迫使我重新设计 PCB。 我可以用比较器 TLV9032DR 替换 TLC272。 它具有相同的引脚连接、并且足够快、可用于74LS107A 的输入。  但我会在未来的设计中记住您的想法。 感谢你的帮助。