[参考译文] SN74AUP1G74：SN74AUP1G74启动条件(加电期间 CLK 斜升至 VCC、并且预先接至 GND)

我看到我对/PRE 信号的用法进行了误解。  

我已修改电路、在此引脚上添加了 RC 滤波器(RC=~290ms)。 我认为这是足够的时间来稳定来自 STWD100的 VCC 和/WDO 信号、从而在 /WDO-CLK 信号的斜升期间强制 Q 保持高电平。

我知道不建议将 RC 置于 MOSFET 输入端(如前所述、根据数据表)、但当电压达到未定义的输入状态时、CLK 和 D 信号将已经处于稳定状态、因此不会改变输出。

仍然不确定这是否起作用。 是否有这样的具有高到低时钟边沿锁存的 D 型触发器？ 我认为这也可以解决这个问题、而无需使用/PRE 上的 RC 滤波器。

大家好、Clemens、

非常感谢您的回答。 由于电路板空间的限制、我真的想创建一个小型解决方案。

您说过、在上电期间、输入状态会反映在输出上。 起初、我认为将 D 连接到 VCC 可以解决这个问题(因为 D 电压始终等于 VCC、因此处于高电平状态)、但仍然很难预测/PRE 和/CLR 电压的行为。

但是、我真的很喜欢您使用/WDO 连接到/CLR 而不是 CLK 的想法。

为了解决初始化问题、我考虑了在 CLK 中使用相同的 WDT 复位脉冲。 这样、当电路正常运行(来自 MCU 的 WDT_Rst 脉冲)时、逻辑1将保持锁存至 Q 输出。 如果 MCU 停止工作、WDT 上不再有脉冲将在/PRE 上生成脉冲、从而在输出上生成所需的0V。 因此、初始未知状态不是问题、因为一旦电路开始运行、它将进入所需状态(输出上的 loginc 1)、并且如果它甚至在 MCU 锁定时启动、在 WDO 超时后、/CLR 上的低脉冲将始终清除输出

(请参阅下面的电路)

在这种情况下、您认为我仍然需要一个低脉冲打开/预置来使其正常工作吗？ 您是否看到任何其他可能的问题？

再次感谢您！ 此致、